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1. 发明授权

KR101185549B1 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치 失效
标题翻译：具有冗余电路的半导体存储器件
公开(公告)号：KR101185549B1
公开(公告)日：2012-09-24
申请号：KR1020090132874
申请日：2009-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 김귀동 , 권기창
IPC分类号： G11C29/04 , G11C29/00
CPC分类号： G11C17/16 , G11C17/18
摘要： 본 발명에 따른 반도체 메모리 장치는 복수의 셀매트를 각각 포함하는 복수의 뱅크를 포함하며, 결함이 있는 셀매트를 활성화하기 위한 셀매트 선택신호가 입력되는 경우, 상기 셀매트 선택신호에 해당하는 셀매트에 리페어 동작을 수행하도록 하는 공유 퓨즈셋을 이웃한 두 개 이상의 뱅크가 공유하여 사용하는 것을 특징으로 한다. 따라서, 본 발명은 반도체 메모리 장치 내 인접한 두 뱅크가 리던던시 회로에 포함되는 퓨즈셋를 공유함으로써 퓨즈셋의 개수를 줄여 반도체 메모리 장치의 전체 면적을 줄일 수 있다.
메모리 장치, 퓨즈, 결함 리페어 동작, 리던던시 회로, 반도체, 컬럼 활성화, 퓨즈 공유

2. 发明授权

KR101145315B1 내부전압발생회로 失效
公开(公告)号：KR101145315B1
公开(公告)日：2012-05-16
申请号：KR1020090133464
申请日：2009-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 임종만 , 권기창
IPC分类号： G11C5/14 , G11C7/20 , G11C7/10
CPC分类号： H02M3/07
摘要： 본 발명은 제품 내 사용되는 내부전압의 종류를 간소화시켜서, 회로를 간단하게 구성시킬 수 있는 내부전압발생회로에 관한 것이다. 본 발명은 제 1 파워 인에이블 신호에 의해 동작되어 제 1 전압을 발생하는 제 1 전압발생수단; 상기 제 1 전압의 레벨을 검출하는 레벨검출수단; 상기 레벨검출수단의 검출레벨값에 의해서 동작되어 상기 제 1 전압보다 낮은 레벨의 제 2 전압을 발생하는 제 2 전압발생수단을 포함하는 것을 특징으로 한다. 본 발명은 센스앰프 BLEQ 바이어스 전압을 형성하는 내부전압발생회로에서 사용되는 전압의 수를 간소화시켜서 파워 라인의 구성을 탄력적으로 조정하는 것이 가능한 효과를 얻는다. 이러한 본 발명은 소형화, 저전력화 추세에 적합한 제품을 구현할 수 있도록 한다.
반도체, 메모리장치, 내부전압, BLEQ,
摘要翻译：内部电压生成电路包括：第一电压生成单元，被配置为响应于第一电力使能信号而操作以生成第一电压;电平检测单元，被配置为检测第一电压的电平;以及第二电压生成单元，响应于从电平检测单元输出的电平检测值来操作以产生低于第一电压的第二电压。

3. 发明公开

KR1020120045568A 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법 失效
标题翻译：刷新控制电路和包括其的半导体存储器件和刷新控制方法
公开(公告)号：KR1020120045568A
公开(公告)日：2012-05-09
申请号：KR1020100107186
申请日：2010-10-29
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C11/401 , G11C11/4063 , G11C11/408
CPC分类号： G11C11/40622 , G11C11/40611 , G11C11/406 , G11C8/04 , G11C8/10 , G11C11/408
摘要： PURPOSE: A refresh control circuit, a semiconductor memory device including the same, and a refresh control method are provided to prevent two word lines from being activated in one cell region by separating an activation point of each word line in a refresh operation. CONSTITUTION: A bank(210) comprises a first cell region and a second cell region. An active signal generating unit(220) generates a first row active signal and a second row active signal in response to a refresh command. An address counting unit(230) generates a row address by counting the refresh command. A word line designated by the row address is activated in a second cell region if the second row active signal is activated.
摘要翻译：目的：提供一种刷新控制电路，包括该刷新控制电路的半导体存储器件和刷新控制方法，以通过在刷新操作中分离每个字线的激活点来防止两个字线在一个单元区域中被激活。构成：存储体（210）包括第一单元区域和第二单元区域。有源信号产生单元（220）响应于刷新命令产生第一行有效信号和第二行有效信号。地址计数单元（230）通过对刷新命令进行计数来生成行地址。如果第二行活动信号被激活，则由行地址指定的字线在第二单元区域中被激活。

4. 发明授权

KR101097463B1 반도체 메모리 소자 및 그 구동방법 失效
标题翻译：半导体存储器件和操作方法
公开(公告)号：KR101097463B1
公开(公告)日：2011-12-26
申请号：KR1020090123196
申请日：2009-12-11
申请人： 에스케이하이닉스 주식회사
发明人： 지성수 , 권기창
IPC分类号： G11C11/4091 , G11C7/06
CPC分类号： G11C7/1072 , G11C7/065 , G11C7/08 , G11C7/1066 , G11C11/4091 , G11C11/4094
摘要： 비트라인쌍에실린데이터를감지및 증폭하기위한비트라인감지증폭기, 비트라인이퀄라이즈신호가활성화된시점부터비트라인감지증폭기가인에이블되는시점까지활성화되는전원라인이퀄라이즈신호를생성하는전원라인이퀄라이즈신호생성부, 전원라인이퀄라이즈신호의활성화구간동안비트라인감지증폭기의풀업전원라인및 풀다운전원라인에프리차지전압을공급하는전원라인이퀄라이징부, 비트라인감지증폭기의풀업전원라인을풀업전압으로구동하기위한풀업구동부및 비트라인감지증폭기풀다운전원라인을풀다운전압으로구동하기위한풀다운구동부를구비하는반도체메모리소자가제공된다. 이경우비트라인감지증폭기의풀업및 풀다운전원라인의전위를모든구간에서확정할수 있어비트라인감지증폭기의오프셋전위가개선되는효과가있다.

5. 发明公开

KR1020110108769A 퓨즈 회로 및 이를 이용한 리페어 제어 회로 无效
标题翻译：使用相同的保险丝电路和REFAIR控制电路
公开(公告)号：KR1020110108769A
公开(公告)日：2011-10-06
申请号：KR1020100028159
申请日：2010-03-29
申请人： 에스케이하이닉스 주식회사
发明人： 지성수 , 권기창
IPC分类号： G11C29/04 , G11C16/10 , G11C16/30 , G11C16/06
CPC分类号： G11C29/785 , G11C17/16 , G11C29/787 , G11C17/18 , G11C2207/2227
摘要： 원하는 데이터를 프로그래밍하여 사용하는 퓨즈 회로에 관한 것으로, 퓨즈리셋신호에 응답하여 퓨즈에 프로그래밍된 데이터에 따라 출력단을 구동하기 위한 퓨즈구동수단, 상기 퓨즈와 상기 출력단 사이에 배치되고, 제어신호에 응답하여 상기 퓨즈와 상기 출력단을 분리 또는 연결하기 위한 분리/연결수단, 상기 제어신호에 응답하여 상기 퓨즈 양단을 동일한 전압으로 균등화시키기 위한 전압균등화수단, 및 상기 퓨즈구동수단에 의하여 구동된 상기 출력단을 래칭하여 출력하기 위한 래칭수단을 구비하는 퓨즈 회로를 제공한다.

6. 发明公开

KR1020090061843A 반도체 메모리 장치 失效
标题翻译：半导体存储器
公开(公告)号：KR1020090061843A
公开(公告)日：2009-06-17
申请号：KR1020070128812
申请日：2007-12-12
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C29/00 , G11C7/10
CPC分类号： G11C29/26 , G11C29/1201 , G11C29/48 , G11C2029/1804
摘要： A semiconductor memory device is provided to test a plurality of banks through one data pad, thereby shortening a total test time. A semiconductor memory device is composed of a bank controller(540), a driving unit(550) and a burst controller(560). The bank controller successively activates a plurality of banks. The driving unit serially delivers the data parallely delivered through a plurality of global input/output lines(GIO_0,GIO_1,GIO_2,GIO_3). The burst controller consists of a first pulse generator, a second pulse generator and an output unit. The first pulse generator corresponds to either a reading command or a writing command and generates a first control pulse. The second pulse generator moves the phase of the first control pulse and produces second to fourth control pulses. The output unit synchronizes the first and fourth control pulses in a system clock and outputs a plurality of control signals(CONTROL_0~CONTROL_3).
摘要翻译：提供半导体存储器件以通过一个数据焊盘测试多个存储体，从而缩短总测试时间。半导体存储器件由存储体控制器（540），驱动单元（550）和突发控制器（560）组成。银行控制器依次激活多个银行。驱动单元串行传送通过多个全局输入/输出线（GIO_0，GIO_1，GIO_2，GIO_3）平行传送的数据。突发控制器由第一脉冲发生器，第二脉冲发生器和输出单元组成。第一脉冲发生器对应于读取命令或写入命令，并且产生第一控制脉冲。第二脉冲发生器移动第一控制脉冲的相位并产生第二至第四控制脉冲。输出单元将系统时钟中的第一和第四控制脉冲同步并输出多个控制信号（CONTROL_0〜CONTROL_3）。

7. 发明公开

KR1020080107762A 테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치 有权
标题翻译：半导体存储器件，在测试时使用较小的通道
公开(公告)号：KR1020080107762A
公开(公告)日：2008-12-11
申请号：KR1020070055965
申请日：2007-06-08
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C29/00
CPC分类号： G11C29/48 , G11C29/1201 , G11C2029/2602 , G11C2029/5602
摘要： A semiconductor memory device is provided to allow a user to connect a plurality of test pins in the test since it is possible for the test pins to be set up enable or disable. In a semiconductor memory device, a plurality of memory banks(511~514) includes a plurality of memory cells in which data are stored. A data pin(DQ) inputs/ outputs the data normally when pin selection signal is enable and a termination resistor is off when the pin selection signal is disable. An input/output buffer makes the termination resistor connected to the data pin off.
摘要翻译：提供半导体存储器件以允许用户在测试中连接多个测试引脚，因为测试引脚可能被设置为使能或禁止。在半导体存储器件中，多个存储体（511〜514）包括存储有数据的多个存储单元。当引脚选择信号使能时，数据引脚（DQ）正常输入/输出，当引脚选择信号禁止时，数据引脚（DQ）终止电阻为OFF。输入/输出缓冲器使终端电阻连接到数据引脚。

8. 发明授权

KR100627719B1 반도체 메모리 장치에서 고속의 데이터 입력 경로 失效
标题翻译：半导体存储器件中的高速数据输入路径
公开(公告)号：KR100627719B1
公开(公告)日：2006-09-22
申请号：KR1020000029700
申请日：2000-05-31
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C11/4096
摘要： 본 발명은 반도체메모리 장치의 데이터 입력 경로에 관한 것으로 클럭에 여러번 얼라인되던 입력 데이터를 한번에 얼라인하여 입력 데이터가 셀로 전달되는 것을 빠르게 하는 데이터 입력 경로를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 반도체 메모리 장치에 있어서, 데이터를 입력받아 버퍼링하는 데이터 입력버퍼; 상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 상승 데이터 스트로브를 입력받아 래치하는 상승래치부; 상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 하강 데이터 스트로브를 입력받아 래치하는 하강래치부; 상기 상승래치부로부터 출력된 데이터를 입력받고 하강 데이터 스트로브를 입력받아 하강 데이터 스트로브에 얼라인하기 위한 하강얼라인부; 외부로부터의 데이터 스트로브 신호를 입력받아 버퍼링하기 위한 데이터스트로브 입력 버퍼; 클럭 스트로브 신호와 0번 어드레스 신호를 입력받아 이븐/오드를 제어하는 신호를 생성하기 위한 데이터 스트로브부; 상기 하강 얼라인부로부터 상승 데이터와 하강 데이터를 입력받고 데이터 폭을 결정하기 위한 제1데이터폭 신호(X16)과 제2데이터폭 신호(X4)를 입력받아 먹스출력상승 데이터와 먹스출력하강 데이터를 출력하기 위한 데이터 입력 멀티플렉서; 상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력상승데이터를 입력받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제1입력데이터 드라이버; 상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력하강데이터를 입력 받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제2입력데이터 드라이버; 상기 제1 및 제2입력데이터드라이버로부터 출력된 글로벌 이븐/오드 데이터를 입력받아 셀로 데이터를 드라이빙하기 위한 셀 라이트 드라이버를 포함하여 이루어진다.

상승래치부, 하강래치부, 하강얼라인부, 데이터 입력 멀티플렉서, 제1입력데이터드라이버, 데이터스트로브부

9. 发明公开

KR1020060031204A 데이터 가속회로 및 이를 이용한 데이터 전송회로 失效
标题翻译：数据加速电路和数据传输电路
公开(公告)号：KR1020060031204A
公开(公告)日：2006-04-12
申请号：KR1020040080124
申请日：2004-10-07
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C11/4093 , G11C11/4096 , G11C7/10
CPC分类号： H04L25/0264 , H03K19/01707 , G11C11/4093 , G11C7/10 , G11C7/22 , G11C11/4096 , H03K19/0185
摘要： There is provided a data acceleration device comprising a pull-up driver for driving a pull-up in response to the signal level on a first node, a pull-down driver for driving a pull-down in response to the signal level on the first node, a first pull-up circuit for pull-up driving a second node which is electrically coupled with the first node, in response to an output signal from the pull-up driver, a first pull-down circuit for pull-down driving the second node, in response to an output signal from the pull-down driver, a delay circuit for delaying a signal from the second node by a preset time to output a delayed signal, a first switch for switching an operation of the first pull-up circuit in response to an output signal from the delay circuit, and a second switch for switching an operation of the first pull-down circuit in response to the output signal from the delay circuit. Also, there is presented a data transmission apparatus including the data acceleration device.

10. 发明授权

KR100557590B1 반도체 메모리 장치의 오토 리프레시 제어회로 失效
标题翻译：半导体存储器件的自动刷新控制电路
公开(公告)号：KR100557590B1
公开(公告)日：2006-03-03
申请号：KR1020020084041
申请日：2002-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C7/00
CPC分类号： G11C11/40611 , G11C11/406 , G11C2211/4067
摘要： 본 발명에 따른 반도체 메모리 장치의 오토 리프레시 제어회로는, 오토 리프레시를 수행하는 오토 리프레시 신호를 발생하는 명령어 디코더와, 오토 리프레시 신호에 따라 뱅크를 활성화 시키고, 오토 리프레시 동작이 완료되면 상기 뱅크를 프리차지하는 뱅크 제어수단과, 오토 리프레시 신호에 따라 인에이블 되어 모든 입력 버퍼들을 비활성화시키고, 오토 리프레시 구간이 끝나는 시점을 검출한 검출 신호에 따라 모든 입력 버퍼들을 활성화시키는 버퍼 제어수단을 포함하여, 오토 리프레시가 수행되는 동안 모든 버퍼들을 비활성화시켜 전류 소모를 줄일 수 있다.

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