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1. 发明授权

KR101405311B1 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 有权
标题翻译：制造半导体集成电路器件的方法及其半导体集成电路器件
公开(公告)号：KR101405311B1
公开(公告)日：2014-06-13
申请号：KR1020080032663
申请日：2008-04-08
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 박상진 , 이민호 , 다이어,토마스어. , 팡,선페이 , 권오성 , 위도도,조니
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7833 , H01L29/665 , H01L29/6653 , H01L29/7843
摘要： 반도체 잡적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극 측면에 형성된 제1 스페이서 및 게이트 전극에 정렬되어 형성된 소스/드레인 영역을 포함하는 트렌지스터를 형성하고, 반도체 기판 상에 실리사이드 공정을 진행하여 게이트 전극의 상면 및 소스/드레인 영역 상에 실리사이드층을 형성하고, 제1 스페이서의 상부가 일부 드러나도록 반도체 기판 상에 마스크층을 형성하고, 제1 스페이서를 제거하고, 마스크층을 제거하고, 게이트 전극 및 반도체 기판을 덮도록 스트레스막을 형성하는 것을 포함한다.
반도체 집적 회로 장치, 스트레스막

2. 发明公开

KR1020090031216A 반도체 집적 회로 장치의 제조 방법 有权
标题翻译：半导体集成电路器件制造方法
公开(公告)号：KR1020090031216A
公开(公告)日：2009-03-25
申请号：KR1020080079538
申请日：2008-08-13
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 글로벌파운드리즈 싱가포르 피티이 엘티디 , 인피니언 테크놀로지스 아게
发明人： 박상진 , 헨리,리차드오. , 권오성 , 권오정 , 탄,용시앙
IPC分类号： H01L21/336 , H01L21/31 , H01L21/3063
CPC分类号： H01L29/66636 , H01L21/31111 , H01L21/823807 , H01L21/823864 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/66772 , H01L29/7833 , H01L29/7843
摘要： A method of manufacturing the semiconductor integrated circuit device is provided to control the selectivity ratio of the nitride film about the oxide film of the etching solution and to improve the performance characteristic of transistor. The semiconductor device comprises the nitride film formed on the semiconductor substrate, the gate(120), and the gate sidewall, and the oxide film(130) and the impurity region(162). And the oxide film is formed between the semiconductor substrate and the nitride film between the gate and the nitride film. The impurity region is adjacent to the gate and is formed within the semiconductor substrate. At least a part of nitride film is etched with the hydrofluoric acid. The stress layer is formed on the semiconductor substrate and the gate.
摘要翻译：提供一种制造半导体集成电路器件的方法，以控制氮化膜围绕蚀刻溶液的氧化膜的选择比，并提高晶体管的性能。半导体器件包括形成在半导体衬底上的氮化物膜，栅极（120）和栅极侧壁以及氧化物膜（130）和杂质区域（162）。并且在半导体衬底和栅极和氮化物膜之间的氮化物膜之间形成氧化物膜。杂质区域与栅极相邻并且形成在半导体衬底内。用氢氟酸蚀刻至少一部分氮化物膜。应力层形成在半导体衬底和栅极上。

3. 发明授权

KR101599725B1 낮은 접촉 저항의 실리사이드화 된 소스/드레인 콘택을 갖는 전계 효과 트랜지스터 제조 방법 有权
标题翻译：形成具有低接触电阻的硅化源极/漏极接触的场效应晶体管的方法
公开(公告)号：KR101599725B1
公开(公告)日：2016-03-07
申请号：KR1020090022780
申请日：2009-03-17
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 정용국 , 서봉석 , 유동희 , 권오성 , 권오정 , 김성동
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7843 , H01L21/268 , H01L21/3105 , H01L29/6659 , H01L29/7833
摘要： 본발명의실시예에따른집적회로장치를제조하는방법은반도체기판내에 P형소스/드레인영역을갖는 PMOS 트랜지스터를형성하고, 그후 상기소스/드레인영역상에확산배리어막을형성하는것을포함한다. 실리콘질화막은상기소스/드레인영역의반대편으로연장되는적어도일부의상기확산배리어막상에증착된다. 상기실리콘질화막을자외선조사(UV radiation)에노출시켜상기증착된실리콘질화막으로부터수소를제거한다. 상기수소의제거는전계효과트랜지스터의채널영역내에인장응력(tensile stress)을증가시키는데작용할수 있다. 상기자외선조사단계후, 상기소스/드레인영역을노출시키기위해상기제1 그리고제2 실리콘질화막을패터닝(patterning)하는단계와실리사이드콘택층(contact layers)을상기노출된소스/드레인영역의바로위(directly on)에형성하는단계가뒤 따른다.

4. 发明公开

KR1020120041642A 반도체 소자 无效
标题翻译：半导体器件
公开(公告)号：KR1020120041642A
公开(公告)日：2012-05-02
申请号：KR1020110001547
申请日：2011-01-06
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게
发明人： 유동희 , 서봉석 , 김윤해 , 권오성 , 권오정
IPC分类号： H01L21/768 , H01L23/485 , H01L23/535
CPC分类号： H01L23/535 , H01L21/76802 , H01L21/76813 , H01L23/485 , H01L2924/0002 , H01L21/76897 , H01L21/76834 , H01L2924/00
摘要： PURPOSE: A semiconductor device is provided to prevent opening failure created in a process that a first contact hole is filled with conductive materials by forming the first contact hole in the inner side of a flattered liner insulating layer and a first interlayer insulating film. CONSTITUTION: A first gate electrode(129) and a second electrode(130) are located on a substrate(100). A first spacer and a second spacer are located on the sidewall of the first electrode and the second electrode. A first contact hole(115) which exposes a constant area of a silicide film(110) is formed within a liner insulating layer(112) and a first interlayer insulating film(113). A first sub contact plug(117) which interlinks a high concentration impurity region(109) and a metal wiring(128) is formed within the first contact hole. A second interlayer insulating film(118) and an etching stopping layer(119) are successively located on the first interlayer insulating film.
摘要翻译：目的：提供一种半导体器件，用于防止在第一接触孔填充有导电材料的过程中产生的开路故障，该方法是在平坦化的衬里绝缘层和第一层间绝缘膜的内侧形成第一接触孔。构成：第一栅电极（129）和第二电极（130）位于衬底（100）上。第一间隔物和第二间隔物位于第一电极和第二电极的侧壁上。在衬垫绝缘层（112）和第一层间绝缘膜（113）内形成露出硅化物膜（110）的恒定面积的第一接触孔（115）。在第一接触孔内形成有互连高浓度杂质区（109）和金属布线（128）的第一副接触插塞（117）。第一层间绝缘膜（118）和蚀刻停止层（119）依次位于第一层间绝缘膜上。

5. 发明授权

KR101692273B1 캡핑층을 이용한 트랜지스터 형성 有权
标题翻译：使用封盖层形成晶体管
公开(公告)号：KR101692273B1
公开(公告)日：2017-01-05
申请号：KR1020100086712
申请日：2010-09-03
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 서봉석 , 유동희 , 양종호 , 권오성 , 권오정
IPC分类号： H01L21/8238
CPC分类号： H01L21/823814 , H01L21/823835 , H01L21/823842 , H01L21/823864
摘要： 상보적금속-산화반도체(CMOS) 구조에서캡핑층을사용하여트랜지스터를형성하는방법이제공된다. 상보적금속-산화반도체(CMOS) 구조에서캡핑층을사용하여트랜지스터를형성하는방법은 n-형전계효과트랜지스터(nFET) 및 p-형전계효과트랜지스터(pFET) 상에도전층을증착하고, 상기도전층상에캡핑층을증착하고, 상기캡핑층및 상기도전층을에칭하여상기 n-형전계효과트랜지스터및 상기 p-형전계효과트랜지스터의게이트에적어도하나의캡핑된게이트도전체를형성하고, 제1 도펀트를상기 n-형전계효과트랜지스터에이온주입하고, 제2 도펀트를상기 p-형전계효과트랜지스터에이온주입하는것을포함하되, 상기트랜지스터중 적어도하나에이온주입하는것은소스및 드레인영역은상당히도핑하고, 게이트영역은도핑하지않는다.
摘要翻译：提供了一种使用互补金属氧化物半导体（CMOS）结构中的覆盖层的晶体管形成方法，该方法包括：在n型场效应晶体管（nFET）上沉积导电层，并在p型场效应晶体管（pFET的）; 在导电层上直接沉积覆盖层; 蚀刻封装和导电层以分别形成到nFET和pFET的栅极的封盖栅极导体; 用第一掺杂剂离子注入nFET晶体管; 并且用第二掺杂剂离子注入pFET晶体管，其中离子注入晶体管基本上掺杂其源极和漏极区域，而不是其栅极区域。

6. 发明授权

KR101591855B1 반도체 집적 회로 장치의 제조 방법 有权
标题翻译：半导体集成电路器件的制造方法
公开(公告)号：KR101591855B1
公开(公告)日：2016-02-05
申请号：KR1020080079538
申请日：2008-08-13
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 글로벌파운드리즈 싱가포르 피티이 엘티디 , 인피니언 테크놀로지스 아게
发明人： 박상진 , 헨리,리차드오. , 권오성 , 권오정 , 탄,용시앙
IPC分类号： H01L21/336 , H01L21/31 , H01L21/3063
CPC分类号： H01L29/66636 , H01L21/31111 , H01L21/823807 , H01L21/823864 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/66772 , H01L29/7833 , H01L29/7843
摘要： 반도체집적회로장치의제조방법이제공된다. 상기반도체집적회로장치의제조방법은반도체기판과, 상기반도체기판상에게이트와, 상기게이트측벽에형성된질화막과, 상기반도체기판과상기질화막사이와상기게이트와상기질화막사이에형성된산화막과, 상기게이트에인접하여상기반도체기판내에형성된불순물영역을포함하는반도체소자를제공하고, 산화막에대한질화막의선택비가 1 초과인불산(hydrofluoric acid)을이용하여상기질화막의적어도일부를식각하고, 상기반도체기판과상기게이트상에스트레스막을형성하는것을포함한다.

7. 发明授权

KR101789710B1 금속 증착시 단계별로 정해진 양의 불순물을 부가하여 실리사이드를 형성하는 방법 有权
标题翻译：通过向金属沉积物逐步添加预定量的杂质来形成硅化物的方法
公开(公告)号：KR101789710B1
公开(公告)日：2017-10-26
申请号：KR1020100086714
申请日：2010-09-03
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게
发明人： 최진우 , 도메니구치,앤소니지. , 권오성 , 권오정
IPC分类号： H01L21/285 , C23C14/18 , C23C14/58
CPC分类号： H01L21/28518 , C23C14/18 , C23C14/5806 , H01L21/2855
摘要： 금속반도체합금을형성하는방법이제공되며, 상기방법은백금소스가니켈소스로부터분리되어있는, 백금소스와니켈소스를포함하는증착장치를제공하고, 반도체표면을갖는기판을증착장치에위치시키고, 반도체표면상에금속합금을형성시키며, 단, 금속합금을형성시키는것은백금소스가초기기간에초기비율로반도체표면에백금을증착시키고니켈소스는니켈을반도체표면에증착시키는증착단계를포함하며, 상기의초기비율은증착단계의최종기간의최종비율보다크고, 니켈백금반도체합금을제공하기위한반도체기판상의니켈과백금을반응시키기위해금속합금을어닐링시키는것을포함한다.
摘要翻译：提供了一种形成金属半导体合金的方法，所述方法包括：提供包括铂源和镍源的沉积装置，其中所述铂源与镍源分离; 在所述半导体表面上形成金属合金，其中形成所述金属合金包括在初始阶段以初始速率沉积在所述半导体表面上沉积铂的铂源和在所述半导体表面上沉积镍的镍源，初始速率大于沉积步骤的最后阶段的最终速率，并且包括退火金属合金以在半导体衬底上反应镍和铂以提供镍铂半导体合金。

8. 发明授权

KR101373733B1 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물갭 필링 기술 有权
标题翻译：使用绝缘体沉积和绝缘体间隙填充技术形成集成电路结构的方法
公开(公告)号：KR101373733B1
公开(公告)日：2014-03-14
申请号：KR1020080014484
申请日：2008-02-18
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 구자흠 , 박재언 , 팡선페이 , 굿맨알로이스 , 권오성 , 위도도조니 , 양대원
IPC分类号： H01L21/31 , H01L21/203
CPC分类号： H01L21/0217 , C23C16/56 , H01L21/02211 , H01L21/02266 , H01L21/02274 , H01L21/31051 , H01L21/3185 , H01L21/76826 , H01L21/76829 , H01L21/76837 , H01L21/823425
摘要： 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물 갭 필링 기술이 제공된다. 집적 회로 장치를 형성하는 방법은 집적 회로 구조들이 형성된 집적 회로 기판 상에 전기적 절연막을 증착하는 것을 포함한다. 이러한 증착 단계에서는 적어도 하나의 마루 및 적어도 하나의 마루에 인접한 적어도 하나의 골을 포함하는 물결 모양이 표면 프로파일을 가지는 전기적 절연막이 형성된다. 이어서, 비균일하게 두껍게 하는 단계가 수행된다. 이러한 비균일하게 두껍게 하는 단계는 적어도 하나의 마루에서 적어도 하나의 골로 전기적 절연막의 일부를 재증착하는 것에 의해 전기적 절연막의 일부를 두껍게 하는 것을 포함한다. 이러한 재증착은 스퍼터 타겟으로 전기적 절연막을 사용한 스퍼터 증착 기술을 사용하여 발생된다.
절연물 갭 필링, 전기적 절연막

9. 发明公开

KR1020110083465A 캡핑층을 이용한 트랜지스터 형성 有权
标题翻译：使用覆盖层的晶体管形成
公开(公告)号：KR1020110083465A
公开(公告)日：2011-07-20
申请号：KR1020100086712
申请日：2010-09-03
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 서봉석 , 유동희 , 양종호 , 권오성 , 권오정
IPC分类号： H01L21/8238
CPC分类号： H01L21/823814 , H01L21/823835 , H01L21/823842 , H01L21/823864
摘要： PURPOSE: A method for forming a transistor using a capping layer is provided to protect a gate conductor using a capping layer including nitride and/ore oxide during ion implantation or doping, thereby preventing a gate from becoming round or wider. CONSTITUTION: A poly-crystal silicon conductor(110) comprises a metal-silicide outer boundary(112) and a spacer(114) around a gate. A conductive layer is deposited on an n-type field effect transistor and a p-type field effect transistor. A capping layer is deposited on the conductive layer. A first dopant is ion-implanted into the n-type field effect transistor. A second dopant is ion-implanted into the p-type field effect transistor.
摘要翻译：目的：提供一种使用覆盖层形成晶体管的方法，以在离子注入或掺杂期间使用包括氮化物和/或氧化物的覆盖层来保护栅极导体，从而防止栅极变圆或变宽。构成：多晶硅导体（110）包括围绕栅极的金属硅化物外边界（112）和间隔物（114）。导电层沉积在n型场效应晶体管和p型场效应晶体管上。覆盖层沉积在导电层上。将第一掺杂剂离子注入到n型场效应晶体管中。将第二掺杂剂离子注入到p型场效应晶体管中。

10. 发明公开

KR1020110031882A 금속 증착시 단계별로 정해진 양의 불순물을 부가하여 실리사이드를 형성하는 방법 有权
标题翻译：通过在金属沉积期间增加放射量的量来制备硅化物的方法
公开(公告)号：KR1020110031882A
公开(公告)日：2011-03-29
申请号：KR1020100086714
申请日：2010-09-03
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게
发明人： 최진우 , 도메니구치,앤소니지. , 권오성 , 권오정
IPC分类号： H01L21/285 , C23C14/18 , C23C14/58
CPC分类号： H01L21/28518 , C23C14/18 , C23C14/5806 , H01L21/2855
摘要： PURPOSE: A method of silicide formation by adding graded amount of an impurity during a metal deposition is provided to implement a contact, comprised of a nickel platinum semiconductor alloy, in a source region and a drain region. CONSTITUTION: In a method of silicide formation by adding graded amount of an impurity during a metal deposition, a deposition apparatus including a platinum source(10) and a nickel source(20) is provided. The platinum source is separated from the nickel source. A substrate(50) having semiconductor surface is rested on the deposition apparatus. A metal alloy is formed on the semiconductor surface. The platinum source deposits platinum on the surface of the semiconductor during an initial period by an initial ratio. The initial ratio is larger than the final ratio of the final period. The nickel source deposits nickel on the surface of the semiconductor.
摘要翻译：目的：提供在金属沉积期间通过添加分级量的杂质来形成硅化物的方法，以在源极区域和漏极区域中实现由镍铂半导体合金构成的接触。构成：在金属沉积期间通过添加分级量的杂质形成硅化物的方法中，提供了包括铂源（10）和镍源（20）的沉积设备。铂源与镍源分离。具有半导体表面的衬底（50）搁置在沉积设备上。在半导体表面上形成金属合金。铂源在初始阶段以初始比例在半导体表面上沉积铂。初始比例大于最终期间的最终比例。镍源在半导体表面上沉积镍。

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