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1. 发明公开

KR1020090007204A 집적 회로 소자 및 이의 제조 방법 无效
标题翻译：集成电路设备和制造方法
公开(公告)号：KR1020090007204A
公开(公告)日：2009-01-16
申请号：KR1020080035268
申请日：2008-04-16
申请人： 삼성전자주식회사 , 글로벌파운드리즈 싱가포르 피티이 엘티디 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게
发明人： 강대권 , 이태훈 , 김전중 , 박재언 , 알렌,스코트디. , 첸,팡 , 팡,선페이 , 후에빈거,프랭크 , 탕,텍정
IPC分类号： H01L21/8238
CPC分类号： H01L21/823807 , H01L21/823871 , H01L21/823878 , H01L29/665 , H01L29/7843
摘要： An integrated circuit device and a manufacturing method thereof are provided to improve reliability of a device by using a dual stress formation layer for improving mobility of a charge carrier. A first active area(108) and a second active area(109) are defined. A first transistor(140a) is formed on the first active area. A second transistor(140b) is formed on the second active area. A substrate(105) in which an element separation region is formed is provided between the first active area and the second active area. A first stress layer(160a) forming a first stress for improving mobility of a second charge carrier is formed on the substrate so as to cover the first transistor. A second stress layer(160b) forming a second stress for improving mobility of a first charge carrier is formed on the substrate. The second stress layer is formed to be overlapped with the first stress layer on the element separation region. By polishing the substrate, a part of the second stress layer overlapped with the first stress layer is removed. The substrate is polished so that a border between the second stress layer and the first stress layer can have an upper side without a gap.
摘要翻译：提供一种集成电路器件及其制造方法，以通过使用用于提高电荷载流子迁移率的双应力形成层来提高器件的可靠性。定义第一有效区域（108）和第二活动区域（109）。第一晶体管（140a）形成在第一有源区上。第二晶体管（140b）形成在第二有源区上。在第一有效区域和第二有效区域之间设置有形成元件分离区域的基板（105）。形成用于提高第二电荷载流子迁移率的第一应力的第一应力层（160a），以覆盖第一晶体管。形成用于提高第一电荷载流子迁移率的第二应力的第二应力层（160b）形成在基板上。第二应力层形成为与元件分离区域上的第一应力层重叠。通过抛光基板，去除与第一应力层重叠的第二应力层的一部分。抛光基板，使得第二应力层与第一应力层之间的边界可以具有没有间隙的上侧。

2. 发明授权

KR101373733B1 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물갭 필링 기술 有权
标题翻译：使用绝缘体沉积和绝缘体间隙填充技术形成集成电路结构的方法
公开(公告)号：KR101373733B1
公开(公告)日：2014-03-14
申请号：KR1020080014484
申请日：2008-02-18
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 구자흠 , 박재언 , 팡선페이 , 굿맨알로이스 , 권오성 , 위도도조니 , 양대원
IPC分类号： H01L21/31 , H01L21/203
CPC分类号： H01L21/0217 , C23C16/56 , H01L21/02211 , H01L21/02266 , H01L21/02274 , H01L21/31051 , H01L21/3185 , H01L21/76826 , H01L21/76829 , H01L21/76837 , H01L21/823425
摘要： 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물 갭 필링 기술이 제공된다. 집적 회로 장치를 형성하는 방법은 집적 회로 구조들이 형성된 집적 회로 기판 상에 전기적 절연막을 증착하는 것을 포함한다. 이러한 증착 단계에서는 적어도 하나의 마루 및 적어도 하나의 마루에 인접한 적어도 하나의 골을 포함하는 물결 모양이 표면 프로파일을 가지는 전기적 절연막이 형성된다. 이어서, 비균일하게 두껍게 하는 단계가 수행된다. 이러한 비균일하게 두껍게 하는 단계는 적어도 하나의 마루에서 적어도 하나의 골로 전기적 절연막의 일부를 재증착하는 것에 의해 전기적 절연막의 일부를 두껍게 하는 것을 포함한다. 이러한 재증착은 스퍼터 타겟으로 전기적 절연막을 사용한 스퍼터 증착 기술을 사용하여 발생된다.
절연물 갭 필링, 전기적 절연막

3. 发明公开

KR1020080082443A 절연물 증착을 사용한 집적 회로 구조 형성 방법 및 절연물갭 필링 기술 有权
标题翻译：使用绝缘体沉积和绝缘子填充技术形成集成电路结构的方法
公开(公告)号：KR1020080082443A
公开(公告)日：2008-09-11
申请号：KR1020080014484
申请日：2008-02-18
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 구자흠 , 박재언 , 팡선페이 , 굿맨알로이스 , 권오성 , 위도도조니 , 양대원
IPC分类号： H01L21/31 , H01L21/203
CPC分类号： H01L21/0217 , C23C16/56 , H01L21/02211 , H01L21/02266 , H01L21/02274 , H01L21/31051 , H01L21/3185 , H01L21/76826 , H01L21/76829 , H01L21/76837 , H01L21/823425
摘要： A method for forming an integrated circuit structure using an insulator deposition and an insulator gap filling technique are provided to improve the uniformity of a surface profile by re-depositing a part of an electrical insulating layer. An electrical insulating layer having a wave-shaped surface profile including at least one peak and at least one valley is deposited on an integrated circuit substrate(34). Parts of the electrical insulating layer from the peat to the valley are re-deposited through a sputter deposition technique using an electrical insulating layer as a sputter target, so that the parts of the electrical insulating layer are thickened(36). The deposition process includes a deposition procedure of the electrical insulating layer on the integrated circuit substrate through a plasma deposition process. The deposition process includes a deposition procedure of a silicon nitride layer using a first plasma that utilizes gas including inert gas, gas containing nitrogen, and gas containing silicon as source gas.
摘要翻译：提供一种使用绝缘体沉积和绝缘体间隙填充技术形成集成电路结构的方法，以通过重新沉积电绝缘层的一部分来改善表面轮廓的均匀性。具有包括至少一个峰和至少一个谷的波形表面轮廓的电绝缘层沉积在集成电路基板（34）上。通过使用电绝缘层作为溅射靶的溅射沉积技术将从泥炭到谷的电绝缘层的部分重新沉积，使得电绝缘层的部分变厚（36）。沉积工艺包括通过等离子体沉积工艺在集成电路基板上的电绝缘层的沉积程序。沉积工艺包括使用使用包括惰性气体，含氮气体和含硅气体作为源气体的气体的第一等离子体的氮化硅层的沉积程序。

4. 发明公开

KR1020090037788A 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020090037788A
公开(公告)日：2009-04-16
申请号：KR1020080041075
申请日：2008-05-01
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 김주찬 , 박재언 , 콘티,리차드앤소니 , 룬,차오 , 위도도,조니 , 윌리,윌리엄씨. , 주오,비아오
IPC分类号： H01L21/762
CPC分类号： H01L21/3105 , H01L21/76229 , H01L21/76232
摘要： A method for fabricating a semiconductor device is provided to reduce the recess depth which is formed in forming an element isolation film by performing a curing ion injecting and a heat treatment. A high aspect ration trench(A,B) is formed by etching a semiconductor(100) which is exposed to the outside by a pad oxide film pattern and pad nitride film pattern by a certain depth. A liner film is formed by coating a thin nitride film on the whole surface of a formed structure, a trench is filled by depositing a gap fill oxide film on the formed structure. The oxide film for the gap fill is planarized by using the chemical mechanical polishing. A curing ion is injected into the oxide film for the gap fill, and the top of the oxide film for the gap fill is changed from an amorphous state into the re-crystallization state by performing the high temperature heat treatment. A core(124) is removed from the oxide for the gap fill through the curing ion injection process and high temperature heat treatment.
摘要翻译：提供一种制造半导体器件的方法，以通过进行固化离子注入和热处理来减少在形成元件隔离膜时形成的凹陷深度。通过蚀刻通过衬垫氧化膜图案和衬垫氮化物膜图案一定深度暴露于外部的半导体（100）来形成高深度比例沟槽（A，B）。通过在形成的结构的整个表面上涂覆薄的氮化物膜形成衬里膜，通过在形成的结构上沉积间隙填充氧化物膜来填充沟槽。通过使用化学机械抛光将用于间隙填充的氧化膜平坦化。将固化离子注入到用于间隙填充的氧化物膜中，并且通过进行高温热处理，用于间隙填充的氧化物膜的顶部从非晶态改变为再结晶状态。通过固化离子注入过程和高温热处理，从氧化物中除去芯部（124）用于间隙填充。

5. 发明授权

KR101426483B1 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR101426483B1
公开(公告)日：2014-08-11
申请号：KR1020080041075
申请日：2008-05-01
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 김주찬 , 박재언 , 콘티,리차드앤소니 , 룬,차오 , 위도도,조니 , 윌리,윌리엄씨. , 주오,비아오
IPC分类号： H01L21/762
CPC分类号： H01L21/3105 , H01L21/76229 , H01L21/76232
摘要： 반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 소자 분리용 고종횡비의 트렌치가 형성된 반도체 기판을 제공하고, 트렌치를 갭필용 산화막 물질로 매립하고, 갭필용 산화막을 평탄화하고, 평탄화된 갭필용 산화막에 큐어링 이온(curing ion)을 주입하고, 이온 주입된 갭필용 산화막을 열처리하는 것을 포함한다.
기판, 소자 분리막, 고종횡비

6. 发明授权

KR100882933B1 Ｏ3-ＴＥＯＳ의 감압 화학 기상 증착(ＳＡＣＶＤ)을 위한ＵＶ 처리 방법 失效
标题翻译：紫外线紫外线紫外线辐照处理方法亚太大气化学气相沉积
公开(公告)号：KR100882933B1
公开(公告)日：2009-02-10
申请号：KR1020070038515
申请日：2007-04-19
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 박재언 , 위도도,존니 , 쉔크,앙드레 , 구트만,알로이스 , 햄프,롤랑
IPC分类号： H01L21/205
CPC分类号： H01L21/76825 , H01L21/02126 , H01L21/02216 , H01L21/02277 , H01L21/3105 , H01L21/31612
摘要： 기판 상에 유전막을 형성하기 위한 O3-TEOS 의 SACVD를 수행하고 O3-TEOS 막을 UV 처리함으로써 기판 상에 O3-TEOS 막이 형성된다. UV 처리는 막질 내의 수분의 양을 감소시킴으로써 O3-TEOS막 내의 인장 스트레스를 증가시킬 수 있다. 또한, UV 처리는 O3-TEOS 막 내의 실라놀의 양을 감소시킴으로써 디바이스의 신뢰성을 향상시킬 수 있다.
SACVD, 스트레스, UV 처리

7. 发明公开

KR1020070103713A Ｏ3-ＴＥＯＳ의 감압 화학 기상 증착(ＳＡＣＶＤ)을 위한ＵＶ 처리 방법 失效
标题翻译：紫外线紫外线（UV）辐射处理方法用于亚烷基四氢呋喃（O3-TEOS）的大气化学气相沉积（SACVD）
公开(公告)号：KR1020070103713A
公开(公告)日：2007-10-24
申请号：KR1020070038515
申请日：2007-04-19
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 김전중 , 박재언 , 위도도,존니 , 쉔크,앙드레 , 구트만,알로이스 , 햄프,롤랑
IPC分类号： H01L21/205
CPC分类号： H01L21/76825 , H01L21/02126 , H01L21/02216 , H01L21/02277 , H01L21/3105 , H01L21/31612
摘要： An UV(Ultra Violet) radiation treatment method for an SACVD(Sub Atmospheric Chemical Vapor Deposition) of O3-TEOS(Ozone-Tetraethoxysilane) is provided to increase a tensile stress by shrinking an inside of a thin film by reducing an amount of moisture and silanol in the thin film. An UV radiation treatment method for an SACVD of O3-TEOS includes the steps of: forming an O3-TEOS layer(106) on a semiconductor substrate(100) by performing the SACVD of the O3-TEOS; and performing an UV process on the O3-TEOS. In the semiconductor substrate, a selective trench liner(104) and the O3-TEOS layer are buried in a trench(102). An STI(Shallow Trench Isolation) region(108) is defined by the SACVD O3-TEOS layer and the selective trench liner in the trench.
摘要翻译：提供O3-TEOS（臭氧四乙氧基硅烷）的SACVD（亚大气化学气相沉积）的UV（紫外线）辐射处理方法，以通过减少水分量而使薄膜内部收缩而增加拉伸应力，硅烷醇在薄膜中。用于O3-TEOS的SACVD的UV辐射处理方法包括以下步骤：通过执行O3-TEOS的SACVD在半导体衬底（100）上形成O 3 -TEOS层（106）; 并对O3-TEOS进行UV过程。在半导体衬底中，选择性沟槽衬垫（104）和O3-TEOS层被埋在沟槽（102）中。 STI（浅沟槽隔离）区域（108）由沟槽中的SACVD O3-TEOS层和选择性沟槽衬垫限定。

8. 发明公开

KR1020100014192A 콘택홀 내의 박막 절연 라이너를 이용하여 집적 회로 장치를 형성하는 방법 无效
标题翻译：使用薄电绝缘衬垫在接触孔中形成集成电路器件的方法
公开(公告)号：KR1020100014192A
公开(公告)日：2010-02-10
申请号：KR1020090070863
申请日：2009-07-31
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 박재언 , 곽준근 , 최진우 , 팡,순페이 , 얀,지앙
IPC分类号： H01L21/28 , H01L21/205
CPC分类号： H01L21/823475 , H01L21/76828 , H01L21/76831 , H01L21/823425
摘要： PURPOSE: A methods of forming an integrated circuit device is provided to prevent a short circuit between adjacent contact holes by evaporating a thin film insulating liner on the sidewall of a contact hole. CONSTITUTION: An insulating layer having a contact hole is formed on a substrate(102). The insulating liner is deposited on the sidewall of the contact hole(104) through an atomic layer deposition within 75~150°C. The insulating liner is densified at a vacuum atmosphere having is the pressure range of 0.5 ~1.5 torr. A part of the insulating liner is removed from the floor of the contact hole(106). A barrier metal film is formed on the insulating liner(108).
摘要翻译：目的：提供形成集成电路器件的方法，以通过蒸发接触孔侧壁上的薄膜绝缘衬垫来防止相邻接触孔之间的短路。构成：在基板（102）上形成具有接触孔的绝缘层。绝缘衬垫通过在75〜150℃之间的原子层沉积而沉积在接触孔（104）的侧壁上。绝缘衬垫在压力范围为0.5〜1.5乇的真空气氛下致密化。绝缘衬垫的一部分从接触孔（106）的地板上移除。绝缘衬垫（108）上形成阻挡金属膜。

9. 发明公开

KR1020070039384A 듀얼 스트레스 라이너를 갖는 반도체 장치의 제조 방법 有权
标题翻译：具有双应力衬里的半导体器件，制造半导体器件的方法和用于形成双应力衬里的曝光装置
公开(公告)号：KR1020070039384A
公开(公告)日：2007-04-11
申请号：KR1020050113411
申请日：2005-11-25
申请人： 삼성전자주식회사 , 글로벌파운드리즈 싱가포르 피티이 엘티디
发明人： 박재언 , 구자흠 , 김전중 , 강대권 , 테,영웨이
IPC分类号： H01L21/8238 , H01L21/336 , H01L21/027
CPC分类号： H01L21/823807 , H01L21/0217 , H01L21/02274 , H01L21/268 , H01L21/3185 , H01L21/823814 , H01L21/823835 , H01L21/823864 , H01L29/7843
摘要： In a semiconductor device having a dual stress liner for improving electron mobility, the dual stress liner includes a first liner portion formed on a PMOSFET and a second liner portion formed on an NMOSFET. The first liner portion has a first compressive stress, and the second liner portion has a second compressive stress smaller than the first compressive stress. The dual stress liner may be formed by forming a stress liner on a semiconductor substrate on which the PMOSFET and the NMOSFET are formed and selectively exposing a portion of the stress liner on the NMOSFET.

10. 发明授权

KR101286269B1 반도체 소자의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR101286269B1
公开(公告)日：2013-07-15
申请号：KR1020070118824
申请日：2007-11-20
申请人： 삼성전자주식회사 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 김전중 , 박재언 , 바이오코,크리스토퍼빈센트 , 첸,시양동 , 네어,디립알. , 양대원
IPC分类号： H01L29/78 , H01L21/336 , H01L21/205
CPC分类号： H01L29/7843 , H01L21/31604 , H01L29/66575
摘要： 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 게이트 구조체 및 도전 영역을 포함하는 트랜지스터를 형성하되, 기판 상에 게이트 구조체를 패터닝하고, 게이트 구조체의 측면 상에 스페이서를 형성하고, 게이트 구조체의 양측에 접한 기판 내에 도전 영역을 형성하고, 트랜지스터에 제1 전력 레벨의 제1 플라즈마를 제공하여, 트랜지스터 상에 제1 스트레스층을 형성하고, 트랜지스터에 제1 전력 레벨보다 높은 제2 전력 레벨의 제2 플라즈마를 제공하여, 제1 스트레스층 상에 제2 스트레스층을 형성하는 것을 포함한다.
반도체 소자, 게이트, 스트레스층

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