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1. 发明授权

KR101738894B1 게이트 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 有权
公开(公告)号：KR101738894B1
公开(公告)日：2017-05-24
申请号：KR1020100109162
申请日：2010-11-04
申请人： 삼성전자주식회사
发明人： 김종필 , 장영관 , 김동원 , 조학주
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28008 , H01L21/28123 , H01L21/76 , H01L21/76232 , H01L21/823437 , H01L21/823481 , H01L29/165 , H01L29/49 , H01L29/66545 , H01L29/6656 , H01L29/7848
摘要： 공정의균일성을확보할수 있는게이트형성방법및 이를이용한반도체소자의제조방법이제공된다. 본발명의일 실시예에따른게이트형성방법은소자분리막이형성되어있고, 상기소자분리막의상면이기판의상면보다상승되어있는기판의전면에절연막및 도전막을순차적으로형성하는단계, 상기도전막의상면을평탄화하는단계및 상기절연막및 도전막을패터닝하여게이트전극을형성하는단계를포함한다.

2. 发明公开

KR1020160112105A STI(Shallow Trench Isolation) 라이너를 포함하는 반도체 장치 审中-实审
标题翻译：具有浅层隔离隔离层的半导体器件
公开(公告)号：KR1020160112105A
公开(公告)日：2016-09-28
申请号：KR1020150037177
申请日：2015-03-18
申请人： 삼성전자주식회사
发明人： 임선미 , 임영달 , 조학주
IPC分类号： H01L29/78 , H01L21/762 , H01L21/768
CPC分类号： H01L27/0886 , H01L21/823431 , H01L21/823468 , H01L21/823481 , H01L27/088 , H01L29/0653 , H01L29/42356 , H01L29/785 , H01L29/7846 , H01L21/76283 , H01L21/76831
摘要： 반도체장치이제공된다. 상기반도체장치는, 기판내에형성되는액티브영역을정의하는 STI 트렌치, 상기 STI 트렌치의측벽및 바닥면을따라컨포멀하게형성되는 STI 라이너(liner), 상기 STI 라이너상에형성되고, 상기 STI 트렌치의적어도일부를매립하는소자분리막, 상기액티브영역상에배치되는제1 게이트구조체, 및상기제1 게이트구조체와이격된제2 게이트구조체를포함하되, 상기제2 게이트구조체는, 상기소자분리막과접하는게이트절연막과, 상기게이트절연막상에위치하는게이트전극과, 상기게이트전극의양측에배치되는스페이서를포함하며, 상기스페이서의하면은, 상기 STI 라이너의상면과접하도록형성된다.
摘要翻译：提供一种半导体器件。所述半导体器件包括：STI沟槽，其限定形成在衬底中的有源区; 沿着STI沟槽的底表面和侧壁以保形方式形成的STI衬套; 形成在STI衬垫上的元件分离膜，并且嵌入STI沟槽的至少一部分; 放置在活动区域上的第一门结构; 以及与第一栅极结构分离的第二栅极结构。第二栅极结构包括：接触元件分离膜的栅极绝缘膜; 栅极放置在栅极绝缘膜上; 以及放置在栅电极两侧的间隔物。间隔件的下表面形成为接触STI衬套的上表面。因此，本发明能够防止晶体管的缺陷。

3. 发明公开

KR1020110100480A 식각액, 식각액을 사용한 게이트 절연막의 형성 방법 및 식각액을 사용한 반도체 소자의 제조 방법 有权
标题翻译：蚀刻方法，使用蚀刻溶液形成栅绝缘层的方法和使用蚀刻溶液制造半导体器件的方法
公开(公告)号：KR1020110100480A
公开(公告)日：2011-09-14
申请号：KR1020100019502
申请日：2010-03-04
申请人： 삼성전자주식회사
发明人： 이효산 , 윤보언 , 이근택 , 조학주 , 현상진 , 나훈주 , 홍형석
IPC分类号： C09K13/08
CPC分类号： H01L21/28
摘要： 고유전막과 식각 선택비를 가지고, 상기 고유전막의 조성을 변화시켜 문턱전압을 조절하는 캡핑막을 식각 대상막으로 하는 식각액은 0.01에서 3wt％의 산, 10wt％에서 40wt％의 불화염 및 용매를 포함한다. 상기 식각액을 사용하면, 고유전막의 데미지가 거의 발생되지 않아 우수한 특성의 고유전막을 형성할 수 있다.

4. 发明公开

KR1020100043486A 반도체 소자 및 그 형성방법 有权
标题翻译：半导体器件及其方法
公开(公告)号：KR1020100043486A
公开(公告)日：2010-04-29
申请号：KR1020080102538
申请日：2008-10-20
申请人： 삼성전자주식회사
发明人： 현상진 , 신유균 , 조학주 , 홍형석
IPC分类号： H01L21/336
CPC分类号： H01L21/28185 , H01L21/31155 , H01L21/3143 , H01L21/31612 , H01L21/31645 , H01L21/3185 , H01L21/823462 , H01L21/823857 , H01L29/513 , H01L29/517
摘要： PURPOSE: A semiconductor device and a method for manufacturing the same are provided to form layers with different physical and/or electrical properties without forming an additional layer. CONSTITUTION: A gate dielectric layer(145) including a plurality of elements is formed on a substrate(110). A specific element is supplied to the gate dielectric layer. A product is formed by reacting the specific element and one element from the elements of the gate dielectric layer. The product is removed.
摘要翻译：目的：提供半导体器件及其制造方法，以形成具有不同物理和/或电学性质的层，而不形成附加层。构成：在衬底（110）上形成包括多个元件的栅介质层（145）。特定元件被提供给栅极电介质层。通过使特定元素和来自栅极介电层的元素的一种元素反应形成产物。产品被取出。

5. 发明授权

KR100729354B1 유전막의 전기적 특성 향상을 위한 반도체 소자의 제조방법 失效
标题翻译：为了提高电介质的电气特性，制造半导体器件的方法
公开(公告)号：KR100729354B1
公开(公告)日：2007-06-15
申请号：KR1020050118884
申请日：2005-12-07
申请人： 삼성전자주식회사
发明人： 박홍배 , 조학주 , 신유균 , 강상범
IPC分类号： H01L21/288
CPC分类号： H01L21/28194 , H01L21/28185 , H01L21/3105 , H01L29/513 , H01L29/517
摘要： 유전막의 전기적 특성 향상을 위한 반도체 소자의 제조 방법을 제공한다. 본 발명은 반도체 기판 상에 고유전막을 형성하고 산소 플라즈마 처리를 실시한다. 산소 플라즈마 처리 (O2 plasma treatment)으로 인하여 고유전막의 전기적 특성을 개선시킬 수 있다.

6. 发明公开

KR1020070059707A 유전막의 전기적 특성 향상을 위한 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法，以提高电介质的电气特性
公开(公告)号：KR1020070059707A
公开(公告)日：2007-06-12
申请号：KR1020050118884
申请日：2005-12-07
申请人： 삼성전자주식회사
发明人： 박홍배 , 조학주 , 신유균 , 강상범
IPC分类号： H01L21/288
CPC分类号： H01L21/28194 , H01L21/28185 , H01L21/3105 , H01L29/513 , H01L29/517
摘要： A method for fabricating a semiconductor device is provided to improve electrical characteristics, such as a leakage current characteristic, by processing an oxygen plasma treatment on a high dielectric film employed as a gate dielectric film. A high dielectric film(105a) is formed on a semiconductor substrate(100), and the semiconductor substrate having the high dielectric film is subjected to an oxygen plasma treatment. An electrode is formed on the oxygen plasma treated high dielectric film. The semiconductor substrate is formed of a material comprising one of silicon, germanium, or silicon-germanium. The high dielectric film is made of a metal oxide or a metal silicate. An interface layer(102) is formed on the semiconductor substrate before depositing the high dielectric film.
摘要翻译：提供一种用于制造半导体器件的方法，通过在用作栅极电介质膜的高电介质膜上处理氧等离子体处理来改善电特性，例如漏电流特性。在半导体衬底（100）上形成高电介质膜（105a），对具有高电介质膜的半导体衬底进行氧等离子体处理。在氧等离子体处理的高介电膜上形成电极。半导体衬底由包括硅，锗或硅 - 锗中的一种的材料形成。高介电膜由金属氧化物或金属硅酸盐制成。在沉积高介电膜之前，在半导体衬底上形成界面层（102）。

7. 发明授权

KR100697694B1 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법 有权
标题翻译：具有双门的半导体器件及其制造方法
公开(公告)号：KR100697694B1
公开(公告)日：2007-03-20
申请号：KR1020050070501
申请日：2005-08-02
申请人： 삼성전자주식회사
发明人： 이혜란 , 조학주 , 전택수 , 신유균 , 강상범
IPC分类号： H01L29/78
CPC分类号： H01L21/823842
摘要： 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 제1 도전형의 모스 트랜지스터가 형성되는 제1 영역과 상기 제1 도전형과 반대인 제2 도전형의 모스 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판을 포함한다. 기판의 제1 영역 상에 제1 게이트 유전막이 형성되고, 제1 게이트 유전막 상에 하부 금속성 도전 패턴, 상부 금속성 도전 패턴 및 제1 폴리실리콘층 패턴이 순차적으로 적층된 제1 게이트 전극이 형성된다. 기판의 제2 영역 상에 제2 게이트 유전막이 형성되고, 제2 게이트 유전막 상에 제2 폴리실리콘층 패턴으로 이루어진 제2 게이트 전극이 형성된다. 하부 금속성 도전 패턴의 식각 마스크로 사용되는 상부 금속성 도전 패턴을 제거하지 않기 때문에, 게이트 유전막이 손상되는 것을 방지하고 공정 단순화를 도모할 수 있다. 또한, 상부 금속성 도전 패턴을 얇게 형성할 수 있으므로 제1 영역과 제2 영역 간의 게이트 전극에 의한 단차를 줄여 게이트 패터닝을 위한 식각 공정을 용이하게 실시할 수 있다.

8. 发明授权

KR100655658B1 게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체트랜지스터와 그 제조 방법 失效
标题翻译：在线游戏和其他游戏
公开(公告)号：KR100655658B1
公开(公告)日：2006-12-08
申请号：KR1020050068050
申请日：2005-07-26
申请人： 삼성전자주식회사
发明人： 조학주 , 전택수 , 이혜란 , 신유균 , 강상범
IPC分类号： H01L21/336
摘要： A gate electrode structure is provided to easily use a gate insulation layer pattern made of a material including a metal oxide and improve threshold voltage control capability by using a metal-containing material as a gate conductive layer pattern. A first conductive layer pattern(10) includes metal. A second conductive layer pattern(12) is formed on the first conductive layer pattern, including metal and silicon. A third conductive layer pattern(14) is formed on the second conductive layer pattern, including polysilicon. The metal included in the first conductive layer pattern is the same as that included in the second conductive layer pattern. The second conductive layer pattern includes a metal silicide thin film formed by a CVD process, a sputtering process or a silicidation process.
摘要翻译：提供栅电极结构以容易地使用由包括金属氧化物的材料制成的栅极绝缘层图案，并通过使用含金属材料作为栅极导电层图案来提高阈值电压控制能力。第一导电层图案（10）包括金属。第二导电层图案（12）形成在第一导电层图案上，包括金属和硅。第三导电层图案（14）形成在包括多晶硅的第二导电层图案上。包含在第一导电层图案中的金属与包含在第二导电层图案中的金属相同。第二导电层图案包括通过CVD工艺，溅射工艺或硅化工艺形成的金属硅化物薄膜。

9. 发明公开

KR1020060027087A 원자층 증착을 이용하여 기판 상에 하프늄 질화막을형성하는 방법 无效
标题翻译：使用原子层沉积在基底上形成氮化镓层的方法
公开(公告)号：KR1020060027087A
公开(公告)日：2006-03-27
申请号：KR1020040075918
申请日：2004-09-22
申请人： 삼성전자주식회사
发明人： 박홍배 , 강상범 , 조학주 , 신유균
IPC分类号： C23C16/34
CPC分类号： C23C16/45542 , C07F7/006 , C23C16/34 , C23C16/45553
摘要： 기판 상에 하프늄 질화막을 형성하는 방법에 있어서, 먼저 기판 상으로 하프늄을 포함하는 전구체 소스 가스를 공급하여 상기 기판 상에 전구체 박막을 형성하고, 퍼지 가스를 이용하여 상기 전구체 박막 상에 물리적으로 흡착된 전구체를 제거한다. 이어서, 상기 전구체 박막으로 질화 가스를 공급하여 상기 기판 상에 원자층 단위의 하프늄 질화막을 형성하고, 퍼지 가스를 이용하여 반응 부산물을 제거한다. 따라서, 기판 상에 우수한 단차 도포성을 갖는 하프늄 질화막을 형성할 수 있다.

10. 发明授权

KR100539213B1 복합 유전막 형성 방법 및 이를 이용하는 반도체 장치의제조 방법 有权
标题翻译：形成复合介电膜的方法
公开(公告)号：KR100539213B1
公开(公告)日：2005-12-27
申请号：KR1020040053752
申请日：2004-07-10
申请人： 삼성전자주식회사
发明人： 조학주 , 신유균
IPC分类号： H01L21/336 , H01L21/8242 , H01L21/31
摘要： 반도체 장치의 복합 유전막을 형성하는 방법 및 이를 이용한 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 고유전율 물질로 이루어진 제1유전막과 실리콘을 포함하는 예비 유전막을 형성한다. 상기 예비 유전막을 선택적으로 플라즈마 질화 처리하여 상기 예비 유전막으로부터 질소를 포함하는 제2유전막을 수득한다. 상기 플라즈마 질화 처리를 수행하는 동안, 질소는 이온 에너지에 의해 상기 제1유전막보다는 상기 예비 유전막에 포함된 실리콘과 결합하므로 상기 반도체 기판과 상기 복합 유전막 사이의 계면 부위에서 질소 농도를 감소시킬 수 있다.

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