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1. 发明授权

KR101677507B1 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR101677507B1
公开(公告)日：2016-11-21
申请号：KR1020100087233
申请日：2010-09-07
申请人： 삼성전자주식회사
发明人： 이호진 , 조성동 , 정세영 , 박영렬 , 강신우
IPC分类号： H01L21/768 , H01L23/48
CPC分类号： H01L21/76898 , H01L23/481 , H01L2224/16145 , H01L2224/16225 , H01L2924/15311
摘要： 반도체장치는기판및 관통전극을포함한다. 상기기판은제1 면및 상기제1 면에반대하는제2 면을갖고, 상기제1 면에회로패턴들이형성된다. 상기관통전극은상기회로패턴과전기적으로연결되며상기기판을관통한다. 상기관통전극은상기제1 면으로부터상기기판의두께방향으로연장하는제1 플러그및 상기제2 면으로부터상기기판의두께방향으로연장하며상기제1 플러그와접속하는제2 플러그를포함한다.

2. 发明公开

KR1020150016798A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150016798A
公开(公告)日：2015-02-13
申请号：KR1020130092691
申请日：2013-08-05
申请人： 삼성전자주식회사
发明人： 지상욱 , 문형렬 , 박영렬 , 이인겸 , 조성동
IPC分类号： H01L21/768 , H01L23/48 , H01L23/544
CPC分类号： H01L22/34 , H01L21/76898
摘要： 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은: 스크라이브 레인에 의하여 분리되는 복수의 셀 영역들을 포함하는 기판을 제공하고; 상기 스크라이브 레인 내에 상기 기판의 제 1 면으로부터 제 1 면에 대향하는 제 2 면으로 향하는 그루브를 형성하고; 상기 그루브 내에 제 1 절연막, 제 1 배리어막 및 제 2 절연막을 순차적으로 형성하고; 상기 그루브 내에 상기 제 2 절연막을 관통하고 상기 제 1 배리어막을 노출하는 제 1 및 제 2 테스트 홀들을 형성하고; 상기 제 1 및 제 2 테스트 홀들 내에 제 2 배리어막 및 금속층을 순차적으로 형성하고; 그리고 상기 금속층, 상기 제 1 및 제 2 배리어막들을 식각하여 상기 제 1 절연막을 노출하고, 상기 제 1 및 제 2 테스트 홀들 내에 제 1 테스트 관통 전극 및 제 2 테스트 관통 전극을 각각 형성한다. 본 발명의 실시 예에 따른 반도체 장치의 제조 방법에 의하면, 기판의 제 2 면에 대한 씨닝 공정 및 백사이드 프로세스를 수행하지 않고도 실리콘 관통 전극의 전기적 테스트를 수행할 수 있다.
摘要翻译：根据本发明的实施例的半导体器件的制造方法包括以下步骤：提供包括通过划线分隔的多个单元区域的基板; 形成从所述基板的第一表面朝向所述划线中的所述第一表面的第二表面的凹槽; 在所述槽中依次形成第一绝缘层，第一阻挡层和第二绝缘层; 形成穿过所述第二绝缘层并暴露所述凹槽中的所述第一阻挡层的第一和第二测试孔; 在第一和第二测试孔中依次形成金属层和第二阻挡层; 通过蚀刻金属层和第一和第二阻挡层来暴露第一绝缘层; 并且分别在第一和第二测试孔中通过电极形成第一测试和通过电极的第二测试。根据本发明的半导体器件的制造方法，通过电穿孔硅电路，不对基板的第二面进行薄化处理和背面处理。

3. 发明公开

KR1020120025081A 반도체 장치의 제조 방법 有权
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR1020120025081A
公开(公告)日：2012-03-15
申请号：KR1020100087233
申请日：2010-09-07
申请人： 삼성전자주식회사
发明人： 이호진 , 조성동 , 정세영 , 박영렬 , 강신우
IPC分类号： H01L21/768 , H01L23/48
CPC分类号： H01L21/76898 , H01L23/481 , H01L2224/16145 , H01L2224/16225 , H01L2924/15311
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to form a through electrode having a desired depth by avoiding a thermal stress due to a post process. CONSTITUTION: An inter layer insulating film(14) covering a circuit pattern(12) is formed on a substrate(10). A first opening(20) and a second opening(50) are included in the inter layer insulating film and the substrate. A first insulating layer pattern(22) is formed on an inner wall of the first opening. A first plug(30) filling the first opening is formed on the first insulating layer pattern. A second insulating layer pattern(52) is formed on the inner wall of the second opening. A first plug(60) filling the second opening is formed on the second insulating layer pattern.
摘要翻译：目的：提供半导体器件及其制造方法，以通过避免由于后处理引起的热应力来形成具有期望深度的通孔。构成：在基板（10）上形成覆盖电路图案（12）的层间绝缘膜（14）。在层间绝缘膜和基板中包括第一开口（20）和第二开口（50）。第一绝缘层图案（22）形成在第一开口的内壁上。填充第一开口的第一插头（30）形成在第一绝缘层图案上。第二绝缘层图案（52）形成在第二开口的内壁上。填充第二开口的第一插头（60）形成在第二绝缘层图案上。

4. 发明公开

KR1020120018916A 인터포저 칩 및 인터포저 칩의 테스트 방법 审中-实审
标题翻译：插件芯片和测试插件芯片的方法
公开(公告)号：KR1020120018916A
公开(公告)日：2012-03-06
申请号：KR1020100081902
申请日：2010-08-24
申请人： 삼성전자주식회사
发明人： 박영렬 , 조성동 , 강신우
IPC分类号： G01R31/28 , H01L21/66 , H01L25/065 , H05K7/10 , H01L23/498 , H01L23/00 , H05K1/02
CPC分类号： H01L22/34 , H01L23/49541 , H01L23/49822 , H01L24/05 , H01L24/06 , H01L24/13 , H01L24/16 , H01L25/0655 , H01L25/0657 , H01L25/18 , H01L2224/0401 , H01L2224/05009 , H01L2224/09181 , H01L2224/13025 , H01L2224/16225 , H01L2224/16227 , H01L2224/16235 , H01L2225/06517 , H01L2225/06541 , H01L2225/06548 , H01L2225/06572 , H01L2225/06596 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311 , H05K1/0268 , H05K7/1053 , H05K2201/10378 , G01R31/2863
摘要： PURPOSE: An interposer chip and a method of testing thereof are provided to test conductive patterns by not connecting a semiconductor chip to the conductive patterns. CONSTITUTION: An interposer chip(100) comprises an insulating substrate(110), a first conductive pattern(120), a second conductive pattern(130), and a test pattern(140). The first conductive pattern is built in the insulating substrate. The second conductive pattern is built in the insulating substrate. The test pattern electrically connects a first conductive pattern and a second conductive pattern to perform an electrical test of the first conductive pattern and the second conductive pattern.
摘要翻译：目的：提供插入器芯片及其测试方法以通过不将半导体芯片连接到导电图案来测试导电图案。构成：插入器芯片（100）包括绝缘基板（110），第一导电图案（120），第二导电图案（130）和测试图案（140）。第一导电图案内置在绝缘基板中。第二导电图案内置在绝缘基板中。测试图形电连接第一导电图案和第二导电图案以执行第一导电图案和第二导电图案的电测试。

5. 发明授权

KR100594209B1 트렌치형 소자분리를 위한 트렌치 식각방법 失效
标题翻译：沟槽式隔离的沟槽蚀刻方法
公开(公告)号：KR100594209B1
公开(公告)日：2006-07-03
申请号：KR1019990061335
申请日：1999-12-23
申请人： 삼성전자주식회사
发明人： 조성동 , 오승영 , 김병동 , 김기상
IPC分类号： H01L21/76
摘要： 트렌치형 소자분리를 위한 트렌치 식각방법을 제공한다. 이 방법은, (a) 식각 챔버에 플라즈마 소스 파워를 인가하고 반도체기판을 플라즈마 식각하되, 소정 시간 동안 플라즈마 가스의 이온들을 가속시키는 범위의 바이어스 파워를 인가함으로써, 가속된 플라즈마 가스의 이온들의 이온충돌에 의하여 반도체기판을 물리적으로 식각하는 단계; 및 (b) 기판에 인가되었던 바이어스 파워는 플라즈마 가스의 이온들을 가속시키지 않는 범위의 전력을 인가함으로써, 플라즈마 가스의 이온들을 가속시키지 않고 플라즈마 가스의 라디칼 들이 반도체기판의 실리콘과 화학 반응하여 반도체기판을 화학적으로 식각하는 단계로서, 이 때 식각된 홀의 측벽에 실리콘 산화막이 증착 형성되므로 측벽 코너 부분은 식각되지 않게 되어 라운드한 측벽 코너 프로파일을 형성하는 단계를 포함한다. 따라서, 트렌치의 저면 코너부를 곡면으로 식각할 수 있도록 함으로써 소자의 신뢰도를 향상시킬 수 있다.

6. 发明公开

KR1020040012280A 이동 전화 단말기 无效
标题翻译：移动终端
公开(公告)号：KR1020040012280A
公开(公告)日：2004-02-11
申请号：KR1020020045786
申请日：2002-08-02
申请人： 삼성전자주식회사
发明人： 조성동 , 배수한 , 조대연 , 김영일
IPC分类号： H04B1/40
CPC分类号： H04M1/026 , H04B1/3816 , H04M2250/14
摘要： PURPOSE: A mobile terminal is provided to install memory chips necessary for application fields in an exterior memory card. CONSTITUTION: A mobile terminal comprises a memory card installation part(24) to insert and eject a memory card(30). A control part(16), connected to a memory part(23), a keypad(14), a display part(15), an RF module(12), a baseband processing part(13), and a CODEC(17), accesses the memory card(30) through the memory card installation part(24). The memory part(23) comprises an NOR-type flash memory and an SRAM(Static Random Access Memory). The memory card(30) comprises memory chips, a clock generator, and a control part. The clock generator generates various clocks that the memory chips and the control part require. The control part of the memory card(30) executes the data transmission between the memory chips and the control part of the mobile terminal through signal transmit-receive ports.
摘要翻译：目的：提供移动终端来安装外部存储卡中应用领域所需的存储器芯片。构成：移动终端包括插入和弹出存储卡（30）的存储卡安装部分（24）。连接到存储器部分（23），键盘（14），显示部分（15），RF模块（12），基带处理部分（13）和编解码器（17））的控制部分（16）通过存储卡安装部件（24）访问存储卡（30）。存储器部分（23）包括NOR型闪速存储器和SRAM（静态随机存取存储器）。存储卡（30）包括存储器芯片，时钟发生器和控制部件。时钟发生器产生存储芯片和控制部分所需的各种时钟。存储卡（30）的控制部分通过信号发送 - 接收端口执行存储器芯片和移动终端的控制部分之间的数据传输。

7. 发明公开

KR1020030014968A 금속 배선을 갖는 반도체 소자의 애싱 방법 失效
标题翻译：用于对具有金属线的半导体器件进行加工的方法
公开(公告)号：KR1020030014968A
公开(公告)日：2003-02-20
申请号：KR1020010048971
申请日：2001-08-14
申请人： 삼성전자주식회사
发明人： 조성동
IPC分类号： H01L21/027
CPC分类号： H01L21/02071 , G03F7/427 , H01L21/31138
摘要： PURPOSE: A method for ashing a semiconductor device having a metal line is provided to prevent a damage of the metal line and improve problems due to the remaining photoresist and polymer by performing an ashing process using water vapor, two or more times. CONSTITUTION: A metal line is formed on a semiconductor substrate(10). The semiconductor substrate(10) including a metal line is loaded into the inside of an ashing chamber(12). An N value of the first register is initialized and a K value of the second registers is set up to a desired cycle(14). A pressure of the ashing chamber is controller by using a vacuum pump(16). The semiconductor substrate is heated under a predetermined temperature(18). A passivation gas is injected into the inside of the ashing chamber for the first duration(20). A stripping gas is injected into the inside of the ashing chamber for the second duration(22). The N value of the first register is increased as much as 1(24). The N value is compared with the K value(26).
摘要翻译：目的：提供一种用于灰化具有金属线的半导体器件的方法，以防止金属线的损坏，并且通过使用水蒸汽进行两次或更多次的灰化处理，改善由残留的光致抗蚀剂和聚合物引起的问题。构成：在半导体衬底（10）上形成金属线。包括金属线的半导体基板（10）被装载到灰化室（12）的内部。初始化第一寄存器的N值，并将第二寄存器的K值设置为期望的周期（14）。通过使用真空泵（16），灰化室的压力为控制器。半导体衬底在预定温度（18）下被加热。钝化气体在灰化室的内部注入第一个持续时间（20）。剥离气体在第二持续时间（22）内注入灰化室的内部。第一个寄存器的N值增加多达1（24）。将N值与K值进行比较（26）。

8. 发明公开

KR1020150133520A 보호 패턴을 갖는 반도체 소자 및 그 형성 방법 审中-实审
标题翻译：具有保护图案的半导体器件及其形成方法
公开(公告)号：KR1020150133520A
公开(公告)日：2015-11-30
申请号：KR1020140060402
申请日：2014-05-20
申请人： 삼성전자주식회사
发明人： 김은지 , 조성동 , 문형렬 , 박영렬 , 이승택
IPC分类号： H01L21/56 , H01L21/60 , H01L21/28 , H01L21/768
CPC分类号： H01L23/528 , H01L23/481 , H01L23/53228 , H01L23/53257 , H01L23/564 , H01L24/13 , H01L24/16 , H01L2224/0401 , H01L2224/05571 , H01L2224/13025 , H01L2224/131 , H01L2224/14181 , H01L2224/16146 , H01L2224/16225 , H01L2224/16237 , H01L2924/00012 , H01L2924/014
摘要： 갈바닉부식(galvanic corrosion) 방지패턴을갖는반도체소자에관한것이다. 킵아웃존(keep out zone; KOZ)을갖는기판이배치된다. 상기기판상의상기킵 아웃존(KOZ)을벗어난곳에다수의배선들이형성된다. 상기킵 아웃존(KOZ) 내에형성되고상기기판을관통하는관통전극(TSV)이배치된다. 상기관통전극(TSV)과전기적으로절연되고상기킵 아웃존(KOZ) 내에형성되며상기관통전극(TSV)과다른도전성물질을갖는보호패턴이배치된다. 상기보호패턴의하단은상기관통전극(TSV)의하단보다높은레벨에형성된다.
摘要翻译：本发明涉及包括电偶腐蚀防止图案的半导体器件。配置了具有保留区（KOZ）的基板。在基板上由KOZ形成多条电线。在KOZ中形成贯通硅通孔（TSV）并通过衬底。布置为与TSV电绝缘的保护图案，在KOZ中形成，并且具有与TSV的材料不同的导电材料。保护图案的下侧形成在比TSV的下侧高的水平上。

9. 发明公开

KR1020130107591A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR1020130107591A
公开(公告)日：2013-10-02
申请号：KR1020120029498
申请日：2012-03-22
申请人： 삼성전자주식회사
发明人： 강신우 , 김장호 , 이운섭 , 조종훈 , 조성동 , 박영렬
IPC分类号： H01L21/28 , H01L21/768
CPC分类号： H01L23/481 , H01L21/76804 , H01L21/76877 , H01L21/76898 , H01L23/53238 , H01L23/53266 , H01L23/562 , H01L25/0657 , H01L2224/0401 , H01L2224/04042 , H01L2224/05572 , H01L2224/14181 , H01L2224/16145 , H01L2224/16225 , H01L2224/16227 , H01L2924/00014 , H01L2924/15311 , H01L2924/181 , H01L2224/05552 , H01L2924/00012
摘要： PURPOSE: A semiconductor device and a method for manufacturing the semiconductor device are provided to reduce parasitic capacitance by forming a deep stress buffer layer. CONSTITUTION: A substrate has a circuit region and a via region. A device isolation layer (152) is formed on the upper part of the circuit region. A stress buffer layer (156) is formed on the upper part of the via region. The thickness of the stress buffer layer is greater than the thickness of the device isolation layer. A through electrode structure passes through the stress buffer layer and at least one part of the substrate.
摘要翻译：目的：提供一种用于制造半导体器件的半导体器件和方法，以通过形成深应力缓冲层来减小寄生电容。构成：衬底具有电路区域和通孔区域。器件隔离层（152）形成在电路区域的上部。在通孔区域的上部形成应力缓冲层（156）。应力缓冲层的厚度大于器件隔离层的厚度。通孔电极结构通过应力缓冲层和基底的至少一部分。

10. 发明公开

KR1020110111803A 반도체 장치 및 이를 포함하는 반도체 패키지 및 그 제조 방법 无效
标题翻译：半导体器件，包含该半导体器件的半导体封装及其形成方法
公开(公告)号：KR1020110111803A
公开(公告)日：2011-10-12
申请号：KR1020100031064
申请日：2010-04-05
申请人： 삼성전자주식회사
发明人： 지상욱 , 박영렬 , 배기순 , 윤기영 , 조성동 , 강신우
IPC分类号： H01L23/12
CPC分类号： H01L2224/0401 , H01L2224/0557 , H01L2224/06181 , H01L2224/16145 , H01L2224/16225 , H01L2224/17181 , H01L2224/32145 , H01L2224/32225 , H01L2224/73204 , H01L2924/15311 , H01L2924/00
摘要： 본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지 및 그 제조 방법을 제공한다. 이 반도체 장치에서는 관통비아의 측면이 계단 형태의 프로파일을 가진다. 이로써, 관통비아와 반도체 기판 사이의 접합 면적이 넓어져 관통 비아와 반도체 기판 사이의 접착력이 강화된다. 따라서 관통비아의 열적 팽창에도 막들의 박리 문제를 경감시킬 수 있다. 이로써 신뢰성 있는 반도체 장치를 구현할 수 있다.

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