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1. 发明公开

KR1020100043409A 반도체소자의 제조방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020100043409A
公开(公告)日：2010-04-29
申请号：KR1020080102436
申请日：2008-10-20
申请人： 삼성전자주식회사
发明人： 조두현 , 안태혁 , 정상섭 , 유진혁
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11573 , H01L21/28114 , H01L27/105 , H01L27/1052 , H01L29/42376 , H01L21/28282 , H01L21/67069 , H01L21/67075
摘要： PURPOSE: A method of fabricating a semiconductor device is provided to suppress leakage current between a gate electrode and an information storage pattern by using a blocking dielectric pattern. CONSTITUTION: A first dielectric layer, an information storage layer, and a second dielectric layer are successively laminated on a semiconductor substrate(1). A mask having a first opening is formed on the second dielectric layer in order to expose a first area of the second dielectric layer. At least one part of the first opening is filled with a gate electrode. A second opening is formed to expose a second area of a second dielectric layer by etching the mask. The second area is separated from the first area. A second dielectric pattern(17a) and an information storage pattern are formed by etching the exposed second area of the second dielectric layer and the information storage layer successively. The second dielectric pattern is wider than the bottom of the gate electrode(36c).
摘要翻译：目的：提供一种制造半导体器件的方法，以通过使用阻挡电介质图案来抑制栅电极和信息存储图案之间的漏电流。构成：在半导体衬底（1）上依次层叠第一电介质层，信息存储层和第二电介质层。在第二电介质层上形成具有第一开口的掩模，以暴露第二介电层的第一区域。第一开口的至少一部分填充有栅电极。形成第二开口以通过蚀刻掩模来暴露第二介电层的第二区域。第二个区域与第一个区域分开。通过相继蚀刻第二电介质层和信息存储层的暴露的第二区域来形成第二电介质图案（17a）和信息存储图案。第二电介质图案比栅电极（36c）的底部宽。

2. 发明授权

KR100596456B1 하나의 전압 제어 발진기를 사용하는 다중 대역통신시스템의 국부 발진방법 및 국부 발진기 失效
标题翻译：使用一个VCO和本地振荡器的多通信通信系统的局部振荡方法
公开(公告)号：KR100596456B1
公开(公告)日：2006-07-03
申请号：KR1020040046527
申请日：2004-06-22
申请人： 삼성전자주식회사
发明人： 유진혁
IPC分类号： H04B1/26 , H04B1/40
CPC分类号： H04B1/406
摘要： 단 하나의 전압 제어 발진기를 이용하여 간단하게 다양한 대역의 국부 발진신호를 생성할 수 있는 국부 발진방법 및 국부 발진기가 개시되어 있다. 국부 발진방법은 전압 제어 발진단계, 위상고정단계, 및 분주단계를 포함한다. 전압 제어 발진단계는 제 1 내지 제 L대역 주파수를 각각 M
1 내지 M
L 배 한 주파수 대역을 포함하는 주파수 발진신호를 생성한다. 국부 발진기는 전압 제어 발진기, 위상고정루프, 및 국부 발진 생성기를 포함한다. 국부 발진 생성기는 전압 제어 발진기의 발진 신호를 M
1 내지 M
L 중 하나로 분주하여 국부 발진신호를 생성한다. 따라서 하나의 전압 제어 발진기를 사용하여 간단한 구성의 국부 발진 생성기를 사용할 수 있고, 칩 면적을 현저히 줄일 수 있다.

3. 发明公开

KR1020050121405A 하나의 전압 제어 발진기를 사용하는 다중 대역통신시스템의 국부 발진방법 및 국부 발진기 失效
标题翻译：使用一个VCO和本地振荡器的多通信通信系统的局部振荡方法
公开(公告)号：KR1020050121405A
公开(公告)日：2005-12-27
申请号：KR1020040046527
申请日：2004-06-22
申请人： 삼성전자주식회사
发明人： 유진혁
IPC分类号： H04B1/26 , H04B1/40
CPC分类号： H04B1/406
摘要： 단 하나의 전압 제어 발진기를 이용하여 간단하게 다양한 대역의 국부 발진신호를 생성할 수 있는 국부 발진방법 및 국부 발진기가 개시되어 있다. 국부 발진방법은 전압 제어 발진단계, 위상고정단계, 및 분주단계를 포함한다. 전압 제어 발진단계는 제 1 내지 제 L대역 주파수를 각각 M
1 내지 M
L 배 한 주파수 대역을 포함하는 주파수 발진신호를 생성한다. 국부 발진기는 전압 제어 발진기, 위상고정루프, 및 국부 발진 생성기를 포함한다. 국부 발진 생성기는 전압 제어 발진기의 발진 신호를 M
1 내지 M
L 중 하나로 분주하여 국부 발진신호를 생성한다. 따라서 하나의 전압 제어 발진기를 사용하여 간단한 구성의 국부 발진 생성기를 사용할 수 있고, 칩 면적을 현저히 줄일 수 있다.

4. 发明公开

KR1020170123378A 반도체 소자 및 이의 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170123378A
公开(公告)日：2017-11-08
申请号：KR1020160052146
申请日：2016-04-28
申请人： 삼성전자주식회사
发明人： 김윤재 , 김철 , 손용훈 , 유진혁 , 정우진
IPC分类号： H01L29/772 , H01L29/423 , H01L29/66
CPC分类号： H01L27/0886 , H01L21/30604 , H01L21/31116 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L21/823475 , H01L23/485 , H01L27/0207 , H01L27/088 , H01L29/0673 , H01L29/0847 , H01L29/1037 , H01L29/165 , H01L29/4238 , H01L29/42392 , H01L29/66545 , H01L29/66636 , H01L29/7848
摘要： 본발명은반도체소자및 이의제조방법에관한것으로, 보다상세하게는활성패턴을갖는기판; 상기활성패턴을가로지르는도전패턴; 상기도전패턴의적어도일 측벽상의스페이서구조체; 및상기도전패턴상의캐핑구조체를포함한다. 상기캐핑구조체는, 제1 캐핑패턴및 제2 캐핑패턴을포함하고, 상기제2 캐핑패턴은, 상기제1 캐핑패턴의상면및 상기스페이서구조체의상면상에배치된다.
摘要翻译：本发明涉及一种半导体器件及其制造方法，更具体地，具有活性图案的基板; 横跨有源图案的导电图案; 在导电图案的至少一个侧壁上的间隔件结构; 导电图案上的封盖结构。所述封盖结构是一个第一覆盖和第二图案包括覆盖图案和第二覆盖图案被设置在上表面和区域，其中，第一覆盖图案的间隔物结构的服装。

5. 发明授权

KR101568356B1 전압 바이어싱 회로와 이를 포함하는 메모리 시스템 有权
标题翻译：电压偏置电路和具有相同功能的存储器系统
公开(公告)号：KR101568356B1
公开(公告)日：2015-11-12
申请号：KR1020090002494
申请日：2009-01-13
申请人： 삼성전자주식회사
发明人： 유진혁
IPC分类号： G05F3/24
CPC分类号： H04N5/3698 , H04N5/3577
摘要： 적은면적으로바이어스전압에포함된노이즈를제거할수 있는전압바이어싱회로가개시된다. 본발명의실시예에따른전압바이어싱회로는, 서브스레스홀드영역에서동작하는 MOS 트랜지스터를사용하여매우적은면적으로도큰 저항값을얻을수 있음으로써바이어스전압에포함된노이즈를효율적으로제거할수 있다.

6. 发明授权

KR100746199B1 플리커 잡음을 감소시킬 수 있는 반도체 회로 失效
标题翻译：用于减少闪烁噪声的半导体电路
公开(公告)号：KR100746199B1
公开(公告)日：2007-08-06
申请号：KR1020050078084
申请日：2005-08-25
申请人： 삼성전자주식회사
发明人： 유진혁
IPC分类号： G11C5/14
CPC分类号： H03B5/1228 , H03B5/1215 , H03B5/124
摘要： 플리커 잡음을 감소시킬 수 있는 반도체 회로가 개시된다. 상기 반도체 회로는 네가티브-컨덕턴스 발생기와 바디 바이어스 전압 공급회로를 구비한다. 상기 네가티브-컨덕턴스 발생기는 각각이 바디를 구비하며 네가티브-컨덕턴스를 발생시키기 위하여 크로스-접속된 전계 효과 트랜지스터 쌍을 구비한다. 상기 바디 바이어스 전압 공급회로는 크로스-접속된 전계 효과 트랜지스터 쌍에서 발생되는 플리커 잡음을 제거하기 위하여 상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 소스에 포워드 바이어스(forward bias) 전압이 공급되도록 상기 크로스-접속된 트랜지스터 쌍 각각의 바디로 바디 바이어스 전압을 공급한다. 전계 효과 트랜지스터는 NMOS 트랜지스터 또는 CMOS트랜지스터인 것이 바람직하다. 상기 반도체 회로는 전압 제어 발진기 또는 위상 동기 루프에서 사용된다.
플리커 잡음, 위상 잡음

7. 发明公开

KR1020020072001A 반도체 공정 챔버 无效
标题翻译：半导体工艺室
公开(公告)号：KR1020020072001A
公开(公告)日：2002-09-14
申请号：KR1020010011935
申请日：2001-03-08
申请人： 삼성전자주식회사
发明人： 유진혁
IPC分类号： H01L21/027
摘要： PURPOSE: A semiconductor process chamber is provided to reduce work losses by completely closing between a chamber cover and a chamber block. CONSTITUTION: A semiconductor process chamber(100) comprises a chamber cover(103), a chamber block(101) installed with O-rings(201,203) at the connecting portions between the chamber block(101) and the chamber cover(103) and a wafer chuck(105) installed in the chamber block(101) for fixing a wafer under process. The semiconductor process chamber(100) further includes convex part(205) on the rear surface of the chamber cover(103), concave part(207) on the upper surface of the chamber block(101). At this point, the convex part(205) and the concave part(207) are fixedly connected with each other, thereby reducing work losses.
摘要翻译：目的：提供半导体处理室以通过在室盖和室块之间完全关闭来减少工作损失。构造：半导体处理室（100）包括室盖（103），在室模块（101）和室盖（103）之间的连接部分处安装有O形环（201,203）的室模块（101）和安装在腔室块（101）中用于固定正在处理的晶片的晶片卡盘（105）。半导体处理室（100）还包括在室盖（103）的后表面上的凸部（205），腔室（101）的上表面上的凹部（207）。此时，凸部205与凹部207彼此固定连接，能够减少工件损失。

8. 发明公开

KR1020160123973A 집적 회로와 이를 포함하는 케이블 어셈블리, 및 상기 집적 회로의 작동 방법 审中-实审
标题翻译：集成电路电缆组件及其集成电路的操作方法
公开(公告)号：KR1020160123973A
公开(公告)日：2016-10-26
申请号：KR1020150169878
申请日：2015-12-01
申请人： 삼성전자주식회사
发明人： 김제국 , 유진혁 , 천유소
IPC分类号： H03K19/0175 , H01R31/06
摘要： 집적회로가개시된다. 상기집적회로는작동전압을전송하는작동전압전송라인에접속될수 있는제1핀, CC 라인에접속될수 있는제2핀, 상기제1핀에접속된제1저항, 접지라인, 및상기작동전압이인가되지않은상태에서상기제2핀으로공급되는채널전압을이용하여상기제1저항과상기접지라인을접속하고, 상기작동전압에기초하여상기제1저항과상기접지라인을차단하는스위칭회로를포함한다.

9. 发明公开

KR1020110137593A 전력 변환기 및 전력 변환 방법 有权
标题翻译：功率转换器和转换功率的方法
公开(公告)号：KR1020110137593A
公开(公告)日：2011-12-23
申请号：KR1020100057608
申请日：2010-06-17
申请人： 삼성전자주식회사
发明人： 유진혁 , 금동진
IPC分类号： H02M3/156 , G05F1/46 , H03K19/094 , H02M1/00
CPC分类号： H02M3/156 , H02M2001/0009 , H02M2001/0032 , Y02B70/16 , G05F1/46 , H02M3/155 , H03K19/094
摘要： PURPOSE: A power converter and a power conversion method thereof are provided to use a current sensing circuit which includes an inductor peak compensation function, thereby performing a mode changing process between a pulse width modulation mode and a pulse frequency modulation mode in a uniform load current. CONSTITUTION: A power converter(1000) comprises an operation circuit(1100) and a power conversion part(1200). The power conversion part generates DC output voltage based on a pull-up operation signal, a pull-down operation signal, and DC input voltage. The operation circuit compensates an inductor peak current. The operation circuit performs a pulse frequency modulation process and a pulse width modulation process based on the compensated inductor peak current and DC output voltage. The operation circuit generates the pull-up operation signal and a pull-down operation signal.
摘要翻译：目的：提供一种功率转换器及其电源转换方法，以使用包括电感峰值补偿功能的电流检测电路，从而在均匀负载电流下执行脉宽调制模式和脉冲频率调制模式之间的模式改变处理。构成：功率转换器（1000）包括操作电路（1100）和功率转换部件（1200）。功率转换部根据上拉动作信号，下拉动作信号和直流输入电压产生直流输出电压。运算电路补偿电感峰值电流。该运算电路根据经补偿的电感峰值电流和直流输出电压进行脉冲频率调制处理和脉宽调制处理。操作电路产生上拉操作信号和下拉操作信号。

10. 发明公开

KR1020070016276A 반도체 장치의 고집적 라인 타입 패턴 형성 방법 无效
标题翻译：在半导体器件中形成高密度线型图案的方法
公开(公告)号：KR1020070016276A
公开(公告)日：2007-02-08
申请号：KR1020050070651
申请日：2005-08-02
申请人： 삼성전자주식회사
发明人： 김종규 , 유진혁 , 임장빈 , 권상동 , 최성길
IPC分类号： H01L21/28
CPC分类号： H01L21/76877 , H01L21/31144 , H01L21/76802 , H01L21/76831
摘要： 라인 타입 패턴 형성 방법에 있어서, 기판 상에 제1방향으로 연장되고 제1간격을 갖는 평행한 직선들 상에 각각 배치된 콘택 영역들을 번갈아 노출시키는 제1개구부를 갖는 층간 절연막 패턴을 형성한다. 제1개구부를 매립하는 콘택 플러그들을 형성한다. 콘택 플러그들과 연결되고, 콘택 플러그들 사이의 층간 절연막 패턴 부분들을 노출시키면서 제1방향과 실질적으로 수직하는 제2방향으로 연장되며, 제1간격보다 넓은 제2간격으로 제1도전 패턴들을 형성한다. 층간 절연막 패턴을 부분적으로 식각함으로써 제1도전 패턴들 사이의 콘택 영역을 노출시키는 제2개구부를 형성한다. 제2개구부 내부에 매립되며 제1도전 패턴의 단면과 실질적으로 동일한 단면적을 가지면서 제2방향으로 연장되는 제2도전 패턴을 형성한다. 상기한 방법에 의하면, 미세한 간격을 갖는 라인 형상의 도전 패턴을 브릿지(bridge) 또는 낫칭(notching)이 없이 형성할 수 있다.

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