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1. 发明授权

KR100801074B1 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자 失效
标题翻译：半导体器件制造方法和由此制造的半导体器件
公开(公告)号：KR100801074B1
公开(公告)日：2008-02-05
申请号：KR1020060081752
申请日：2006-08-28
申请人： 삼성전자주식회사
发明人： 서봉석 , 신홍재 , 이선정 , 선민철 , 이정훈
IPC分类号： H01L21/336
CPC分类号： H01L21/76846
摘要： 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자가 제공된다. 반도체 소자 제조 방법은 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극 양측의 반도체 기판 내에 소스/드레인 영역을 형성하고, 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판 상에 니켈 또는 니켈 합금을 증착하고, 열처리하여 게이트 전극 및 소스/드레인 영역 표면에 니켈 실리사이드막을 형성하고, 결과물 상에 니켈 실리사이드막 표면을 노출시키는 콘택홀이 형성된 층간 절연막을 형성하고, 후속 공정이 진행되는 온도에서 상기 니켈 실리사이드막과 반응하지 않는 고융점 금속을 상기 콘택홀을 따라 컨포말하게 증착하여 오믹막을 형성하고, 오믹막 상에 콘택홀을 따라 컨포말하게 확산 방지막을 형성하고, 콘택홀 내에 금속 물질을 매립하여 금속막을 형성하는 것을 포함한다.
니켈 실리사이드막, 오믹막, 콘택
摘要翻译：提供了由此制造的半导体器件制造方法和半导体器件。该半导体装置的制造方法包括：形成在半导体衬底上的栅电极，在两侧上的栅电极的半导体衬底中形成源/漏区，和沉积镍或形成栅电极和源/漏区的半导体基片上的镍合金，和在热处理到栅电极，并形成源极上形成薄膜的硅化物的镍/漏区的表面，形成层间绝缘膜中的接触孔，用于在所得到的暴露镍硅化物膜的表面，并在该温度下的后续的处理进行的镍硅化物膜和沿和难熔金属接触孔，该孔不反应通过沉积共形和O mikmak形成相扩散阻挡沿着在接触孔形，并且在所述接触孔中填充金属材料，形成金属膜，以形成欧姆膜上方它涉及。

2. 发明授权

KR100703968B1 반도체 소자의 배선 형성 방법 失效
标题翻译：用于形成半导体元件的布线的方法
公开(公告)号：KR100703968B1
公开(公告)日：2007-04-06
申请号：KR1020050034650
申请日：2005-04-26
申请人： 삼성전자주식회사
发明人： 서봉석 , 이선정 , 신홍재 , 이수근
IPC分类号： H01L21/28
CPC分类号： H01L21/76846 , H01L21/76849 , H01L21/76858 , H01L21/76871 , H01L21/76877 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要： 반도체 소자의 배선 형성 방법이 제공된다. 반도체 소자의 배선 형성 방법은 반도체 기판 상에 배선 형성 영역을 구비하는 절연막 패턴을 형성하는 단계, 절연막 패턴 상에 확산 방지층을 형성하는 단계, 확산 방지층 상에 제1 점착층을 형성하는 단계, 제1 점착층 상에 씨드층을 형성하는 단계, 배선 형성 영역을 채우도록 도전층을 형성하는 단계, 제1 어닐링을 실시하여 도전층의 결정립을 성장시키는 단계, 절연막 패턴의 상면이 노출되도록 도전층을 평탄화하는 단계, 제1 어닐링보다 고온에서 제2 어닐링을 실시하여, 제1 점착층과 도전층이 반응하여 형성된 인터페이스층을 형성하는 단계를 포함한다.
구리 배선, 점착층, 확산 방지층, 비저항
摘要翻译：提供了一种形成半导体器件的布线的方法。的半导体装置的布线形成方法包括：形成在台阶上的第一粘合剂层，所述扩散阻挡层上形成上形成半导体基板，绝缘膜图案，所述第一上具有布线形成区域的绝缘膜图案的步骤的扩散阻挡层形成在粘附层上的籽晶层，形成导电层以填充线形成区域，该方法包括：通过执行第一退火以生长导电层的晶粒，平坦化所述导电层，使得所述上表面，在绝缘膜图案暴露并且在比第一退火更高的温度下执行第二退火以形成通过使第一粘合层和导电层反应而形成的界面层。

3. 发明公开

KR1020060087844A 반도체 소자 및 그 제조 방법 有权
公开(公告)号：KR1020060087844A
公开(公告)日：2006-08-03
申请号：KR1020050008700
申请日：2005-01-31
申请人： 삼성전자주식회사
发明人： 서봉석 , 최승만 , 신홍재 , 위영진
IPC分类号： H01L21/28
CPC分类号： H01L21/76846 , H01L21/76843 , H01L21/76864 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要： 신뢰성이 향상된 배선을 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는, 기판과, 기판 상에 형성되고, 개구부를 구비하는 절연막 패턴과, 개구부 내면에 형성된 비정질 금속 질화막과, 비정질 금속 질화막 상에 형성된 확산 방지막과, 확산 방지막이 형성된 개구부 내를 매립하는 도전막을 포함한다.
반도체, 배선, 질화막, 점착력(adhesion), 면저항

4. 发明授权

KR100555513B1 보이드 발생이 방지되는 금속배선구조 및 금속배선방법 有权
标题翻译：用于避免空隙的金属互连及其制造方法
公开(公告)号：KR100555513B1
公开(公告)日：2006-03-03
申请号：KR1020030053890
申请日：2003-08-04
申请人： 삼성전자주식회사
发明人： 안정훈 , 이효종 , 이경태 , 이경우 , 이수근 , 서봉석
IPC分类号： H01L21/28
CPC分类号： H01L21/76877 , H01L21/76847
摘要： 본 발명의 금속배선구조는, 제1 층간절연막 내에 배치된 하부금속배선막패턴을 포함한다. 제1 층간절연막 및 하부금속막패턴 위에는 하부금속막패턴의 일부표면을 노출시키는 비아컨택홀을 갖는 금속간절연막이 배치된다. 금속간절연막 위에는 비아컨택홀을 노출시키는 트랜치를 갖는 제2 층간절연막을 배치시킨다. 비아컨택홀의 측면 및 제2 하부금속배선막패턴의 노출표면 위에는 장벽금속층이 형성된다. 장벽금속층 위에는 비아컨택홀 내부를 채우고 트랜치의 일부를 채우는 제1 상부금속배선막패턴이 배치된다. 제1 상부금속배선막패턴 위에는 보이드확산방지막이 배치된다. 그리고 보이드확산방지막 위에는 트랜치 내부를 모두 채우는 제2 상부금속배선막패턴이 배치된다.

5. 发明公开

KR1020050114952A 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체형성방법 失效
标题翻译：在具有选择性障碍金属的半导体器件中形成接触结构的方法
公开(公告)号：KR1020050114952A
公开(公告)日：2005-12-07
申请号：KR1020040040085
申请日：2004-06-02
申请人： 삼성전자주식회사
发明人： 서봉석 , 최승만 , 이선정 , 김일룡 , 오준환
IPC分类号： H01L21/28
CPC分类号： H01L21/76847 , H01L21/76877
摘要： 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체를 형성하는 방법이 제공된다. 이 방법은 반도체기판 상에 평탄화된 하부절연막을 형성하고, 상기 하부절연막 내에 하부구리배선을 형성하는 것을 포함한다. 상기 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성한다. 이어서, 상기 층간절연막 및 상기 식각저지막을 차례로 패터닝 하여 비아 홀을 형성한 후, 상기 비아 홀을 세정하여 상기 하부구리배선을 노출한다. 상기 노출된 하부구리배선 상에 선택적장벽금속층을 형성한다. 상기 비아 홀 내벽에 확산방지금속막 및 구리씨드막을 차례로 형성한다. 상기 구리씨드막을 이용하여 상기 비아 홀을 채우는 콘택플러그를 형성한다. 상기 콘택플러그 와 상기 하부구리배선 연결부 주변은 상기 선택적장벽금속층에 의하여 완전히 채워지거나 최소한의 빈 공간만 남게 된다. 상기 빈 공간이 존재한다 하여도, 상기 선택적장벽금속층으로 상기 하부구리배선이 덮이기 때문에 더 이상 상기 빈 공간의 성장이 방지된다. 따라서 상기 콘택플러그 및 상기 하부구리배선의 신뢰성을 향상시키는 효과를 얻을 수 있다.

6. 发明公开

KR1020050026272A 반도체 소자의 배선 형성방법 失效
标题翻译：在半导体器件中形成互连线的方法
公开(公告)号：KR1020050026272A
公开(公告)日：2005-03-15
申请号：KR1020030063293
申请日：2003-09-09
申请人： 삼성전자주식회사
发明人： 이효종 , 이경우 , 안정훈 , 하상록 , 손홍성 , 서봉석 , 홍덕호 , 정세영 , 이종원 , 이수근
IPC分类号： H01L21/28
摘要： A method of forming a metal line of a semiconductor device is provided to restrain electrical failure of a metal line or a metal plug by using an alloy line. An insulating layer(302) with a damascene pattern composed of a first trench(304a) and a via hole(306) and a second trench(304b) is formed on a lower layer(300). A diffusion barrier(308), a first seed layer, and a first conductive layer are sequentially formed thereon. At this time, the via hole and the second trench are completely filled with the first conductive layer. An additional material layer and a second conductive layer are sequentially formed on the resultant structure to fill completely the first trench. The insulating layer is exposed to the outside by planarizing the resultant structure. An alloy layer(314) is formed in the via hole and the first trench by using a heat treatment.
摘要翻译：提供形成半导体器件的金属线的方法，以通过使用合金线来抑制金属线或金属插塞的电气故障。在下层（300）上形成具有由第一沟槽（304a）和通孔（306）和第二沟槽（304b）组成的镶嵌图案的绝缘层（302）。在其上依次形成扩散阻挡层（308），第一籽晶层和第一导电层。此时，通孔和第二沟槽被完全填充有第一导电层。在所得结构上依次形成附加材料层和第二导电层，以完全填充第一沟槽。通过平坦化所得结构将绝缘层暴露于外部。通过热处理在通孔和第一沟槽中形成合金层（314）。

7. 发明授权

KR101692273B1 캡핑층을 이용한 트랜지스터 형성 有权
标题翻译：使用封盖层形成晶体管
公开(公告)号：KR101692273B1
公开(公告)日：2017-01-05
申请号：KR1020100086712
申请日：2010-09-03
申请人： 삼성전자주식회사 , 인피니언 테크놀로지스 아게 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
发明人： 서봉석 , 유동희 , 양종호 , 권오성 , 권오정
IPC分类号： H01L21/8238
CPC分类号： H01L21/823814 , H01L21/823835 , H01L21/823842 , H01L21/823864
摘要： 상보적금속-산화반도체(CMOS) 구조에서캡핑층을사용하여트랜지스터를형성하는방법이제공된다. 상보적금속-산화반도체(CMOS) 구조에서캡핑층을사용하여트랜지스터를형성하는방법은 n-형전계효과트랜지스터(nFET) 및 p-형전계효과트랜지스터(pFET) 상에도전층을증착하고, 상기도전층상에캡핑층을증착하고, 상기캡핑층및 상기도전층을에칭하여상기 n-형전계효과트랜지스터및 상기 p-형전계효과트랜지스터의게이트에적어도하나의캡핑된게이트도전체를형성하고, 제1 도펀트를상기 n-형전계효과트랜지스터에이온주입하고, 제2 도펀트를상기 p-형전계효과트랜지스터에이온주입하는것을포함하되, 상기트랜지스터중 적어도하나에이온주입하는것은소스및 드레인영역은상당히도핑하고, 게이트영역은도핑하지않는다.
摘要翻译：提供了一种使用互补金属氧化物半导体（CMOS）结构中的覆盖层的晶体管形成方法，该方法包括：在n型场效应晶体管（nFET）上沉积导电层，并在p型场效应晶体管（pFET的）; 在导电层上直接沉积覆盖层; 蚀刻封装和导电层以分别形成到nFET和pFET的栅极的封盖栅极导体; 用第一掺杂剂离子注入nFET晶体管; 并且用第二掺杂剂离子注入pFET晶体管，其中离子注入晶体管基本上掺杂其源极和漏极区域，而不是其栅极区域。

8. 发明公开

KR1020060134473A 반도체소자의 선택적 구리 합금 배선 및 그 형성방법 失效
标题翻译：半导体器件中的选择性铜合金互连及其形成方法
公开(公告)号：KR1020060134473A
公开(公告)日：2006-12-28
申请号：KR1020050054167
申请日：2005-06-22
申请人： 삼성전자주식회사
发明人： 이효종 , 이선정 , 서봉석 , 신홍재 , 이내인 , 이경우 , 정세영 , 안정훈 , 이수근
IPC分类号： H01L21/28
CPC分类号： H01L23/53238 , H01L21/76807 , H01L21/76846 , H01L21/76847 , H01L21/76864 , H01L21/76871 , H01L21/76877 , H01L21/76883 , H01L23/53233 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要： A selective copper alloy interconnection of a semiconductor device and a method for forming the same are provided to enhance reliability of a wide interconnection and prevent resistance from increasing in a narrow interconnection by providing a first interconnection with low resistance. A selective copper alloy interconnection includes a substrate(51), a dielectric(63) formed on the substrate, a first interconnection formed in the dielectric, and a second interconnection(87) formed in the dielectric and having a larger width than the first interconnection. The first interconnection has a first pure copper pattern, and the second interconnection has a copper alloy pattern. The copper alloy pattern is an alloy layer formed of copper and an additive material.
摘要翻译：提供半导体器件的选择性铜合金互连及其形成方法，以通过提供具有低电阻的第一互连来提高宽互连的可靠性并防止在窄互连中的电阻增加。选择性铜合金布线包括基板（51），形成在基板上的电介质（63），形成在电介质中的第一互连件和形成在电介质中并具有比第一互连件宽的宽度的第二互连（87）。第一互连具有第一纯铜图案，第二互连具有铜合金图案。铜合金图案是由铜和添加剂材料形成的合金层。

9. 发明公开

KR1020060082775A 반도체 소자의 배선 형성 방법 失效
标题翻译：在半导体器件中制作互连线的方法
公开(公告)号：KR1020060082775A
公开(公告)日：2006-07-19
申请号：KR1020050034650
申请日：2005-04-26
申请人： 삼성전자주식회사
发明人： 서봉석 , 이선정 , 신홍재 , 이수근
IPC分类号： H01L21/28
CPC分类号： H01L21/76846 , H01L21/76849 , H01L21/76858 , H01L21/76871 , H01L21/76877 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要： 반도체 소자의 배선 형성 방법이 제공된다. 반도체 소자의 배선 형성 방법은 반도체 기판 상에 배선 형성 영역을 구비하는 절연막 패턴을 형성하는 단계, 절연막 패턴 상에 확산 방지층을 형성하는 단계, 확산 방지층 상에 제1 점착층을 형성하는 단계, 제1 점착층 상에 씨드층을 형성하는 단계, 배선 형성 영역을 채우도록 도전층을 형성하는 단계, 제1 어닐링을 실시하여 도전층의 결정립을 성장시키는 단계, 절연막 패턴의 상면이 노출되도록 도전층을 평탄화하는 단계, 제1 어닐링보다 고온에서 제2 어닐링을 실시하여, 제1 점착층과 도전층이 반응하여 형성된 인터페이스층을 형성하는 단계를 포함한다.
구리 배선, 점착층, 확산 방지층, 비저항

10. 发明授权

KR100541051B1 반도체 소자의 배선 형성방법 失效
标题翻译：用于形成半导体元件的布线的方法
公开(公告)号：KR100541051B1
公开(公告)日：2006-01-11
申请号：KR1020030063293
申请日：2003-09-09
申请人： 삼성전자주식회사
发明人： 이효종 , 이경우 , 안정훈 , 하상록 , 손홍성 , 서봉석 , 홍덕호 , 정세영 , 이종원 , 이수근
IPC分类号： H01L21/28
摘要： 반도체 소자의 배선 형성방법을 제공한다. 이 방법은 먼저, 하지층 상에 절연층을 형성한다. 상기 절연층을 패터닝하여 상기 절연층 내에 제1 트렌치 및 상기 제1 트렌치 보다 작은 폭을 갖는 제2 트렌치와 아울러서 상기 제1 트렌치 하부에 상기 하지층을 노출시키는 비아홀을 형성한다. 상기 트렌치들 및 상기 비아홀을 갖는 결과물 상에 확산 장벽층 및 제1 시드층을 콘포말하게 그리고 차례로 형성한다. 상기 제1 시드층 상에 제1 도전층을 형성하되, 상기 제1 도전층은 상기 제2 트렌치 및 상기 비아홀을 채우도록 형성되고 상기 제1 트렌치 내에서 콘포말하게 형성한 다. 이후, 상기 제1 도전층 상에 첨가물질층을 콘포말하게 형성하고, 상기 첨가물질층 상에 상기 제1 트렌치를 채우는 제2 도전층을 형성한다. 상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연속적으로 평탄화시키어 상기 절연층의 상부면을 노출시킨다. 상기 평탄화 공정이 완료된 결과물을 열처리하여 상기 제1 트렌치 및 상기 비아홀 내에 선택적으로 상기 제1 도전층, 상기 제2 도전층 및 상기 첨가물질층의 합금층을 형성한다.
SIV, 듀얼 다마신, selective alloy, Cu, Al
摘要翻译：提供了一种形成半导体器件的布线的方法。该方法首先在底层上形成绝缘层。将绝缘层图案化以形成用于暴露第一沟槽下方的接地层的通孔以及具有比绝缘层中的第一沟槽更小的宽度的第二沟槽。扩散阻挡层和第一种子层共形地形成在具有沟槽和通孔的合成物上。在第一种子层上形成第一导电层，其中第一导电层形成为填充第二沟槽和通孔并且以共形的方式形成在第一沟槽中。之后，在第一导电层上共形地形成添加材料层，并且在添加材料层上形成第二导电层以填充第一沟槽。第二导电层，添加材料层，第一导电层，籽晶层和扩散阻挡层被连续平坦化以暴露绝缘层的上表面。对所得到的平坦化工艺进行热处理，以选择性地在第一沟槽和通孔中形成第一导电层，第二导电层和添加材料层的合金层。

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