专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR100706791B1 비휘발성 기억 장치, 그 형성 방법 및 동작 방법 失效
标题翻译：非易失性存储器件及其形成和操作的方法
公开(公告)号：KR100706791B1
公开(公告)日：2007-04-12
申请号：KR1020050069564
申请日：2005-07-29
申请人： 삼성전자주식회사
发明人： 양승진 , 한정욱 , 고광욱 , 김재황 , 김주리 , 박성철
IPC分类号： H01L27/115
CPC分类号： H01L29/42328 , G11C16/0425 , H01L27/115 , H01L27/11521 , H01L29/7883
摘要： 비휘발성 메모리 장치 및 그 형성 방법 그리고 동작 방법을 제공한다. 이 장치에서 하나의 기억 트랜지스터가, 부유 게이트와 제어 게이트가 스택을 이루는 상태에서, 상기 부유 게이트의 양측벽을 덮는 측벽 선택 게이트들을 구비하는 것을 특징으로 한다. 상기 측벽 선택 게이트들은 스페이서 형태를 갖는다. 상기 측벽 선택 게이트들이 상기 부유 게이트의 측벽에서 스페이서 형태를 가지므로 셀 집적도를 향상시킬 수 있다. 또한 상기 부유 게이트의 양측벽에 측벽 선택 게이트들이 위치하므로, 비트라인과 공통 소오스 라인으로부터 인가되는 전압을 제어할 수 있어 종래와 같은 기입/소거 오류를 방지할 수 있고 이로써 문턱 전압의 산포를 개선할 수 있다.
비휘발성 메모리 장치

2. 发明授权

KR100558004B1 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법 失效
标题翻译：包括在栅电极和半导体衬底之间的电荷存储层的非易失性存储器件的编程方法
公开(公告)号：KR100558004B1
公开(公告)日：2006-03-06
申请号：KR1020030074001
申请日：2003-10-22
申请人： 삼성전자주식회사
发明人： 김기철 , 고광욱 , 배금종 , 김상수 , 임벼리
IPC分类号： H01L27/115
CPC分类号： G11C16/0425
摘要： 비휘발성 메모리 소자의 프로그램 방법을 제공한다. 반도체 기판과 게이트 전극 사이에 개재된 전하저장층 및 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성된 소오스/드레인을 포함하는 비휘발성 메모리 소자의 프로그램 방법에 있어서, 상기 프로그램 방법은 상기 비휘발성 메모리 소자의 상기 전하저장층에 CHEI(channel hot electron injection) 방법을 이용하여 전하를 주입하여 문턱 전압을 증가시키는 프리-프로그램을 실시하는 것을 포함한다. 이때, 상기 프리-프로그램 시 상기 게이트 전극 및 상기 드레인에 각각 제 1 게이트 전압 및 제 1 드레인 전압을 인가한다. 이어, 상기 프리-프로그램된 상기 비휘발성 메모리 소자에 CHEI 방법을 이용하여 메인-프로그램을 실시하되, 상기 메인-프로그램 시 상기 게이트 전극에 상기 제 1 게이트 전압 보다 높은 제 2 게이트 전압 및 상기 드레인에 상기 제 1 드레인 전압 보다 높은 제 2 드레인 전압을 인가한다.
비휘발성 메모리 소자, 전하저장층, 프로그램, 게이트, 문턱전압

3. 发明公开

KR1020050040054A 전하저장층으로서 산화막을 구비하는 비휘발성 메모리소자의 프로그램 방법 无效
标题翻译：包含氧化层作为充电储存层的非易失性存储器件的编程方法
公开(公告)号：KR1020050040054A
公开(公告)日：2005-05-03
申请号：KR1020030075186
申请日：2003-10-27
申请人： 삼성전자주식회사
发明人： 김기철 , 배금종 , 고광욱
IPC分类号： H01L27/115
摘要： 전하저장층으로서 산화막을 구비하는 비휘발성 메모리 소자의 프로그램 방법을 제공한다. 상기 비휘발성 메모리 소자는 반도체 기판, 채널 영역을 사이에 두고 상기 반도체 기판 내에 형성된 소오스/드레인, 상기 채널 영역을 덮는 게이트 전극, 상기 반도체 기판과 상기 게이트 전극 사이에 개재된 산화막 전하저장층을 포함할 수 있다. 또한, 상기 비휘발성 메모리 소자는 상기 채널영역과 소오스/드레인 사이의 상기 반도체 기판 내에 형성된 적어도 하나의 포켓 이온주입 영역을 더 포함할 수도 있다. 상기 비휘발성 메모리 소자의 프로그램 방법은, 상기 산화막 전하저장층에 스트레스를 가하는 것과, 스트레스가 가해진 상기 산화막 전하저장층에 전하를 주입하는 단계를 포함한다.

4. 发明授权

KR100598107B1 비휘발성 메모리 소자 및 그 형성 방법 失效
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR100598107B1
公开(公告)日：2006-07-07
申请号：KR1020040075606
申请日：2004-09-21
申请人： 삼성전자주식회사
发明人： 고광욱 , 한정욱
IPC分类号： H01L27/115
CPC分类号： G11C16/0433 , H01L27/115 , H01L27/11521 , H01L29/42328 , H01L29/7885
摘要： 본 발명의 비휘발성 메모리 소자는 반도체 기판에 형성된 제1 및 제2 불순물 확산 영역들, 상기 제1 및 제2 불순물 확산 영역들 사이의 반도체 기판의 채널 영역 상에 형성된 메모리 셀을 포함한다. 상기 메모리 셀은 상기 채널 영역 상에 형성된 적층 게이트 구조 및 상기 채널 영역 상에 그리고 상기 적층 게이트 구조의 양측벽 상에 형성된 제1 및 제2 선택 게이트들을 포함한다. 상기 제1 및 제2 선택 게이트들이 스페이서 형태로 상기 적층 게이트 구조의 양측벽에 자기정렬되기 때문에 메모리 셀의 크기를 줄일 수 있어 소자의 집적도를 향상시킬 수 있다.
비휘발성 메모리 소자, 선택 게이트, 적층 게이트, 플로팅 게이트, 컨트롤 게이트
摘要翻译：本发明的非易失性存储器件包括形成在半导体衬底中的第一和第二杂质扩散区以及形成在第一和第二杂质扩散区之间的半导体衬底的沟道区上的存储单元。存储器单元包括形成在沟道区上的堆叠栅极结构以及形成在沟道区上以及堆叠栅极结构的两个侧壁上的第一选择栅极和第二选择栅极。由于第一和第二选择栅极是自对准于层状栅结构的两个侧壁形成间隔物可以是有可能降低存储单元的大小提高了器件的集成度。

5. 发明公开

KR1020060026745A 비휘발성 메모리 소자 및 그 형성 방법 失效
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR1020060026745A
公开(公告)日：2006-03-24
申请号：KR1020040075606
申请日：2004-09-21
申请人： 삼성전자주식회사
发明人： 고광욱 , 한정욱
IPC分类号： H01L27/115
CPC分类号： G11C16/0433 , H01L27/115 , H01L27/11521 , H01L29/42328 , H01L29/7885 , H01L21/28273 , H01L21/823468
摘要： 본 발명의 비휘발성 메모리 소자는 반도체 기판에 형성된 제1 및 제2 불순물 확산 영역들, 상기 제1 및 제2 불순물 확산 영역들 사이의 반도체 기판의 채널 영역 상에 형성된 메모리 셀을 포함한다. 상기 메모리 셀은 상기 채널 영역 상에 형성된 적층 게이트 구조 및 상기 채널 영역 상에 그리고 상기 적층 게이트 구조의 양측벽 상에 형성된 제1 및 제2 선택 게이트들을 포함한다. 상기 제1 및 제2 선택 게이트들이 스페이서 형태로 상기 적층 게이트 구조의 양측벽에 자기정렬되기 때문에 메모리 셀의 크기를 줄일 수 있어 소자의 집적도를 향상시킬 수 있다.
비휘발성 메모리 소자, 선택 게이트, 적층 게이트, 플로팅 게이트, 컨트롤 게이트

6. 发明公开

KR1020050038764A 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법 失效
标题翻译：包括门极电极和半导体基板之间的充电储存层的非易失性存储器件的编程方法
公开(公告)号：KR1020050038764A
公开(公告)日：2005-04-29
申请号：KR1020030074001
申请日：2003-10-22
申请人： 삼성전자주식회사
发明人： 김기철 , 고광욱 , 배금종 , 김상수 , 임벼리
IPC分类号： H01L27/115
CPC分类号： G11C16/0425
摘要： 비휘발성 메모리 소자의 프로그램 방법을 제공한다. 이 방법은 비휘발성 메모리 소자를 프리-프로그램하는 것과 상기 프리-프로그램된 비휘발성 메모리 소자를 메인-프로그램하는 것을 포함한다. 상기 비휘발성 메모리 소자는 반도체 기판 상에 차례로 적층된 터널 유전막, 전하저장층, 블로킹 유전막 및 게이트 전극을 포함할 수 있다. 상기 전하저장층은 전기적으로 부유된 도전층 또는 트랩 사이트를 갖는 유전층일 수 있다.

7. 发明授权

KR100557995B1 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및그의 제조방법 有权
标题翻译：具有浮动阱型非易失性存储单元的半导体器件及其制造方法
公开(公告)号：KR100557995B1
公开(公告)日：2006-03-06
申请号：KR1020030052896
申请日：2003-07-30
申请人： 삼성전자주식회사
发明人： 김상수 , 고광욱 , 배금종 , 김기철 , 김성호 , 김진희 , 조인욱
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , H01L21/823462 , H01L27/105 , H01L27/115 , H01L27/11526 , H01L27/11546
摘要： 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및 그의 제조방법을 제공한다. 상기 제조방법은 비휘발성 메모리 영역, 제 1 영역 및 제 2 영역을 포함하는 반도체 기판을 제공하는 것을 포함한다. 상기 반도체 기판 상에 터널 산화막, 전하저장층, 제 1 증착 산화막을 차례로 적층한 삼중층을 형성한다. 상기 비휘발성 메모리 영역을 제외한 상기 반도체 기판 상의 삼중층을 제거한다. 상기 삼중층이 제거된 영역을 포함하는 반도체 기판 전면에 제 2 증착 산화막을 형성한다. 상기 제 2 영역 상의 제 2 증착 산화막을 제거하고, 상기 제 2 증착 산화막이 제거된 제 2 영역을 포함하는 반도체 기판 전면에 제 1 열산화막을 형성한다. 상기 비휘발성 메모리 영역을 제외한 반도체 기판 상의 삼중층을 제거하기 전에, 상기 전하저장층 상에 형성된 제 1 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 또한, 상기 제 2 영역 상의 제 2 증착 산화막을 제거하기 전에, 상기 반도체 기판 전면에 형성된 제 2 증착 산화막을 질소화합물을 포함하는 가스분위기에서 열처리하는 것이 바람직하다. 이로써, 공정시간이 단축되고 불순물 도핑 프로파일의 변화가 적은 반도체 장치를 제조할 수 있을 뿐 아니라, 블로킹 산화막 및 고전압 영역의 게이트 산화막의 두께 제어를 용이하게 할 수 있다.
부유트랩형 비휘발성 메모리, 증착 산화막, 열 산화막, 질소화합물, 열처리

8. 发明授权

KR100546353B1 두 개로 분리된 게이트 및 자기정렬된옥사이드-나이트라이드-옥사이드를 갖는 국부적실리콘-옥사이드-나이트라이드-옥사이드-실리콘형 구조체및 그 제조방법 失效
标题翻译：具有两片门和自对准ONO的本地SONOS型结构及其制造方法
公开(公告)号：KR100546353B1
公开(公告)日：2006-01-26
申请号：KR1020030052088
申请日：2003-07-28
申请人： 삼성전자주식회사
发明人： 배금종 , 이내인 , 고광욱 , 김기철 , 김상수 , 김진희 , 김성호 , 조인욱
IPC分类号： H01L27/115
CPC分类号： H01L29/792 , H01L29/7923 , Y10S438/954
摘要： 본 발명의 국부적SONOS형 구조체는 두 개로 분리된 게이트와 자기정렬된 ONO구조체를 구비한다. 이 국부적 SONOS형 구조체는, 기판과, 기판 위의 ONO구조체와, ONO구조체 위에서 이 ONO구조체에 정렬되는 제1 게이트막과, 기판 위에서 ONO구조체 옆에 배치되는 게이트절연막과, 그리고 제1 게이트막 및 게이트절연막 위에 형성되는 제2 게이트막을 포함한다. 제1 및 제2 게이트막과은 전기적으로 상호 연결된다. ONO구조체, 제1 게이트막 및 제2 게이트막은 함께 적어도 한 비트의 국부적 SONOS형 구조체를 한정한다. 본 발명의 국부적 SONOS형 구조체의 제조방법은, 기판을 제공하는 단계와, 기판 위에 ONO구조체를 형성하는 단계와, ONO구조체 위에서 ONO구조체에 정렬되는 제1 게이트막을 형성하는 단계와, 기판 위에서 ONO구조체 옆에 배치되도록 게이트절연막을 형성하는 단계와, 제1 게이트막 위와 게이트절연막 위에 제2 게이트막을 형성하는 단계와, 그리고 제1 및 제2 게이트막을 전기적으로 연결시키는 단계를 포함한다.

9. 发明公开

KR1020060006220A 쇼트키 장벽접합을 갖는 반도체 소자 및 그 제조방법 无效
标题翻译：具有肖特基屏障接触件的半导体器件及其制造方法
公开(公告)号：KR1020060006220A
公开(公告)日：2006-01-19
申请号：KR1020040055132
申请日：2004-07-15
申请人： 삼성전자주식회사
发明人： 김성호 , 고광욱 , 이창훈 , 김재황 , 김주리 , 박성철
IPC分类号： H01L29/872
CPC分类号： H01L29/872 , H01L29/47 , H01L29/66143
摘要： 쇼트키 장벽접합을 갖는 반도체 소자 및 그 제조방법을 제공한다. 식각속도가 다른 절연층으로 이루어진 층간절연막을 형성하고 이방성 식각 및 등방성 식각을 실시함으로써 기판과 인접한 부분의 측벽에 경사진 프로파일을 가지는 오프닝을 형성한 후 도전성 플러그를 형성한다. 결과적으로 도전성 플러그 가장자리의 곡률반경을 증가시켜 전계의 집중을 방지함으로써 쇼트키 효과에 의한 쇼트키 장벽 다이오드의 역방향 항복을 억제할 수 있다.

10. 发明公开

KR1020040009868A 사전 도핑된 활성영역과 비도핑 게이트라인을 이용한 배선및 그 제조방법 无效
标题翻译：使用前置区域和未知门线的布线结构及其制作方法
公开(公告)号：KR1020040009868A
公开(公告)日：2004-01-31
申请号：KR1020020044227
申请日：2002-07-26
申请人： 삼성전자주식회사
发明人： 황병준 , 고광욱 , 김도형 , 곽근호
IPC分类号： H01L27/04
摘要： PURPOSE: A wiring structure using a pre-doping region and an undoped gate line and a fabricating method thereof are provided to simplify the layout and the integration by forming a conductive layer across an active region. CONSTITUTION: A wiring structure using a pre-doping region and an undoped gate line includes a field region(206), a pre-doping region(210), a gate line, and a silicide later. The field region(206) is used for defining an active region on a substrate. The pre-doping region(210) is formed by injecting impurities into a predetermined region of the active region. The gate line is formed with a doped gate line across the active region and an undoped gate line across the pre-doping region(210). The silicide layer is used for connecting electrically the undoped gate line to the doped gate line.
摘要翻译：目的：提供使用预掺杂区域和未掺杂栅极线的布线结构及其制造方法，以通过在有源区域上形成导电层来简化布局和集成。构成：使用预掺杂区域和未掺杂栅极线的布线结构包括场区（206），预掺杂区（210），栅极线和硅化物。场区（206）用于在衬底上限定有源区。预掺杂区域（210）通过将杂质注入活性区域的预定区域而形成。栅极线形成有跨越有源区域的掺杂栅极线和穿过预掺杂区域（210）的未掺杂栅极线。硅化物层用于将未掺杂的栅极线电连接到掺杂栅极线。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式