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1. 发明公开

KR1020110079063A 플래쉬 메모리 소자 제조 방법 无效
标题翻译：制造闪存存储器件的方法
公开(公告)号：KR1020110079063A
公开(公告)日：2011-07-07
申请号：KR1020090136019
申请日：2009-12-31
申请人： 주식회사 디비하이텍
发明人： 김경민
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11521 , H01L21/265 , H01L21/31051 , H01L21/76229 , H01L21/823493 , Y10S438/954
摘要： PURPOSE: A method for manufacturing a flash memory device is provided to implement a two bit operation by respectively forming one gate pattern on both sides of a trench. CONSTITUTION: A plurality of first trenches are formed on a semiconductor substrate in a bit line direction. A bit line ion implantation area(30) is formed on the semiconductor substrate by implanting an impurity ions to the lower side of the first trench. An oxide layer is formed on the bit line ion implantation area by oxidizing the semiconductor substrate in the bottom of the trench. A first pattern with a floating gate layer is formed by depositing poly silicon on an oxide layer. A plurality of second trenches are formed between the first patterns. A multilayer dielectric layer(70) is successively formed along the first pattern and the second trench. An insulation layer(80) is formed on a dielectric layer.
摘要翻译：目的：提供一种用于制造闪速存储器件的方法，通过在沟槽的两侧分别形成一个栅极图案来实现两位操作。构成：在位线方向上在半导体衬底上形成多个第一沟槽。通过在第一沟槽的下侧注入杂质离子，在半导体衬底上形成位线离子注入区（30）。通过氧化沟槽底部的半导体衬底，在位线离子注入区域上形成氧化物层。通过在氧化物层上沉积多晶硅来形成具有浮栅层的第一图案。在第一图案之间形成多个第二沟槽。沿着第一图案和第二沟槽连续地形成多层介电层（70）。绝缘层（80）形成在电介质层上。

2. 发明公开

KR20100043412A Novolatile memory device and the menufacturing method of the same 审中-公开
标题翻译： NOVOLATILE MEMORY DEVICE AND THE MENUFACTURING METHOD OF THE SAME
公开(公告)号：KR20100043412A
公开(公告)日：2010-04-29
申请号：KR20080102439
申请日：2008-10-20
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： CHO DU HYUN , LEE SEONG SOO , KIM MYEONG CHEOL , KIM IN HO
IPC分类号： H01L27/115
CPC分类号： H01L21/76224 , H01L21/28273 , H01L21/31051 , H01L21/31144 , H01L21/76897 , H01L27/11521 , Y10S438/954
摘要： PURPOSE: A nonvolatile memory device and a manufacturing method of the same are provided to prevent the deterioration of a trap feature of a doped impurity in an active region by preventing the recess of a semiconductor substrate. CONSTITUTION: An element isolation film(104) is formed in a semiconductor substrate(100) in which a tunnel oxide film(102) and a first conductive film are formed. The element isolation film is defined into a first area(1) in which the conductive film remain and a second are from which the conductive film is removed. A dielectric film and the second conductive film are formed successively on the substrate to cover a first conductive film and the element isolation film. A certain width of a hard mask pattern is formed on the second conductive film to be perpendicular to the element isolation film.
摘要翻译：目的：提供一种非易失性存储器件及其制造方法，以通过防止半导体衬底的凹陷来防止有源区中掺杂杂质的陷阱特征的劣化。构成：在形成隧道氧化膜（102）和第一导电膜的半导体衬底（100）中形成元件隔离膜（104）。元件隔离膜被定义为其中保留导电膜的第一区域（1），并且第二区域（1）中导电膜被去除。电介质膜和第二导电膜在基板上依次形成以覆盖第一导电膜和元件隔离膜。在第二导电膜上形成垂直于元件隔离膜的一定宽度的硬掩模图案。

3. 发明公开

KR1020080014873A 신규한 저전력 비휘발성 메모리 및 게이트 스택 有权
标题翻译：一个新的低功耗非易失性存储器和栅极堆栈
公开(公告)号：KR1020080014873A
公开(公告)日：2008-02-14
申请号：KR1020077029519
申请日：2006-05-17
申请人： 마이크론 테크놀로지, 인크.
发明人： 바타차리야,아럽
IPC分类号： H01L21/8247 , B82Y10/00
CPC分类号： H01L29/513 , B82Y10/00 , H01L29/42332 , H01L29/7881 , H01L29/792 , Y10S438/954
摘要： Non-volatile memory devices and arrays are described that facilitate the use of band-gap engineered gate stacks with asymmetric tunnel barriers in reverse and normal mode floating node memory cells in NOR or NAND memory architectures that allow for direct tunnel programming and erase, while maintaining high charge blocking barriers and deep carrier trapping sites for good charge retention. The low voltage direct tunneling program and erase capability reduces damage to the gate stack and the crystal lattice from high energy carriers, reducing write fatigue and enhancing device lifespan. The low voltage direct tunnel program and erase capability also enables size reduction through low voltage design and further device feature scaling. Memory cells of the present invention also allow multiple bit storage. These characteristics allow memory device embodiments of the present invention to operate within the definition of a universal memory, capable of replacing both DRAM and ROM in a system.
摘要翻译：描述了非易失性存储器件和阵列，其有助于在NOR或NAND存储器架构中的反向和正常模式浮动节点存储器单元中使用具有非对称隧道势垒的带隙工程化栅极堆叠，这允许直接隧道编程和擦除，同时保持高电荷阻挡屏障和深载体捕获位点，具有良好的电荷保留性。低电压直接隧道编程和擦除能力降低了高能量载流子对栅极堆叠和晶格的损害，减少了写入疲劳和增强了器件寿命。低电压直接隧道编程和擦除功能还可以通过低电压设计和进一步的器件特性缩放来缩小尺寸。本发明的存储单元还允许多位存储。这些特征允许本发明的存储器件实施例在通用存储器的定义内操作，能够替代系统中的DRAM和ROM。

4. 发明授权

KR100787943B1 비휘발성 기억 소자의 형성 방법 有权
标题翻译：形成非易失性存储器件的方法
公开(公告)号：KR100787943B1
公开(公告)日：2007-12-24
申请号：KR1020060136711
申请日：2006-12-28
申请人： 삼성전자주식회사
发明人： 심재황 , 임용식 , 김기남 , 박재관
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11524 , H01L27/115 , H01L27/11521 , Y10S438/954 , H01L21/26513 , H01L21/31144
摘要： A method for forming a non-volatile memory device is provided to minimize a characteristic distribution of a cell transistor adjacent to string selection and/or grounding selection gate lines. A plurality of first mask patterns including a source mask line(120d), a string selection mask line(120s), a plurality of first cell mask lines(120c) formed between the source mask line and the string selection mask line are formed in parallel on an etching target layer(115) formed on a substrate(100). A gap control layer(130) is formed to cover conformally the substrate having the first mask patterns. The gap control layer includes extended grooves which are extended in parallel to the first mask patterns. A plurality of second mask patterns are formed to fill the grooves. The second mask patterns include a plurality of second cell mask lines(140c). The etching target layer is exposed by performing an isotropic etching process for the interval control layer. A grounding selection gate line, cell gate lines, and a string selection gate line are formed by patterning the etching target layer.
摘要翻译：提供了一种用于形成非易失性存储器件的方法，以使与晶体管选择和/或接地选择栅极线相邻的单元晶体管的特性分布最小化。并行地形成包括源极掩模线（120d），串选择掩模线（120s），形成在源极掩模线和串选择掩模线之间的多个第一单元掩模线（120c）的多个第一掩模图案在形成在基板（100）上的蚀刻目标层（115）上。间隙控制层（130）形成为覆盖具有第一掩模图案的基底。间隙控制层包括平行于第一掩模图案延伸的延伸凹槽。形成多个第二掩模图案以填充凹槽。第二掩模图案包括多个第二单元掩模线（140c）。通过对间隔控制层进行各向同性蚀刻处理来曝光蚀刻目标层。通过图案化蚀刻目标层来形成接地选择栅极线，单元栅极线和串选择栅极线。

5. 发明授权

KR100606928B1 비휘발성 메모리 장치 및 그 제조방법 失效
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR100606928B1
公开(公告)日：2006-08-01
申请号：KR1020040031864
申请日：2004-05-06
申请人： 동부일렉트로닉스 주식회사
发明人： 이상범
IPC分类号： H01L27/115
CPC分类号： H01L29/66833 , H01L21/28282 , H01L29/792 , Y10S438/954
摘要： 본 발명은 ONO막 들림 현상을 방지하기에 적합한 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 이러한 목적을 달성하기 위한 비휘발성 메모리 장치는 반도체 기판과, 상기 반도체 기판의 일영역상의 게이트 절연막, 제어 게이트, 제 1 절연막으로 구성되는 스택 게이트와, 상기 제어 게이트의 양측면에 형성되는 제 2 절연막과, 상기 스택 게이트를 포함한 반도체 기판의 전면에 형성되는 ONO막과, 상기 ONO막을 사이에 두고 일부가 상기 스택 게이트와 오버랩되어 형성되는 선택 게이트와, 상기 스택 게이트와 선택 게이트 양측의 반도체 기판에 형성되는 드레인 영역과 소오스 영역을 포함한다.
SONOS 셀(cell), ONO막, 들림(smiling) 현상

6. 发明授权

KR100546161B1 반도체 소자의 소자 분리막 제조 방법 有权
标题翻译：制造半导体器件器件隔离膜的方法
公开(公告)号：KR100546161B1
公开(公告)日：2006-01-24
申请号：KR1020040054280
申请日：2004-07-13
申请人： 에스케이하이닉스 주식회사
发明人： 이상돈
IPC分类号： H01L21/762
CPC分类号： H01L21/76229 , H01L21/823878 , Y10S438/954
摘要： 본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 특히 주변 회로 영역의 라이너 산화막을 제거하고 라이너 질화막을 산화시킨 후 소자 분리막을 형성함으로써 HEIP 현상을 방지하고 트랜지스터의 구동 전류, 문턱 전압 및 리프레시 특성 등의 소자 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.
摘要翻译：本发明涉及在外围电路区除去衬垫氧化膜之后制造半导体器件，特别是，和通过形成器件隔离膜氧化衬垫氮化物膜的器件隔离方法防止HEIP显影和驱动电流，阈值电压和该晶体管的刷新特性本发明涉及制造半导体元件的元件隔离膜的方法。

7. 发明公开

KR1020060005476A 반도체 소자의 소자 분리막 제조 방법 有权
标题翻译：用于制造半导体器件的器件隔离膜的方法
公开(公告)号：KR1020060005476A
公开(公告)日：2006-01-18
申请号：KR1020040054280
申请日：2004-07-13
申请人： 에스케이하이닉스 주식회사
发明人： 이상돈
IPC分类号： H01L21/762
CPC分类号： H01L21/76229 , H01L21/823878 , Y10S438/954
摘要： 본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 특히 주변 회로 영역의 라이너 산화막을 제거하고 라이너 질화막을 산화시킨 후 소자 분리막을 형성함으로써 HEIP 현상을 방지하고 트랜지스터의 구동 전류, 문턱 전압 및 리프레시 특성 등의 소자 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.

8. 发明公开

KR1020050069046A 반도체 소자의 제조 방법 有权
公开(公告)号：KR1020050069046A
公开(公告)日：2005-07-05
申请号：KR1020030100876
申请日：2003-12-30
申请人： 동부일렉트로닉스 주식회사
发明人： 이계훈
IPC分类号： H01L21/8247
CPC分类号： H01L27/11568 , H01L27/115 , Y10S438/954
摘要： 본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 ONO막과 질화막을 형성하고, 사진식각공정을 이용하여 상기 반도체 기판의 필드 영역 상의 질화막과 ONO막을 식각한 후 순차적으로 반도체 기판을 임의의 깊이로 식각함으로써 트렌치를 형성한다. 트렌치에 소자 분리막을 위한 산화막을 갭 필링한 후 상기 산화막을 평탄화시킴으로써 소자 분리막을 형성하고, 상기 셀 영역의 일부 영역에서 SONOS게이트가 형성될 부분만 ONO막을 남기고 반도체 기판의 나머지 영역은 실리콘 표면을 노출시킨 후 상기 반도체 기판에 게이트 산화막을 형성시키고, 상기 게이트 절연막과 ONO막 상에 각각 게이트 전극을 형성한다.
따라서, 본 발명은 상기 ONO막과 게이트 산화막 상에 게이트 전극을 동시에 형성하므로 SONOS 구조를 갖는 비휘발성 메모리 소자의 게이트 전극 형성 공정을 단순화시킬 수가 있다. 또한, 상기 비휘발성 메모리 소자의 제조 원가를 절감할 수 있고, 나아가 가격 경쟁력을 강화시킬 수가 있다.

9. 发明公开

KR1020020069126A 트윈 ＭＯＮＯＳ 셀 제조 방법 및 어레이 구조 失效
标题翻译：制造双金属氧化物氮氧化物半导体存储单元及其阵列结构的方法
公开(公告)号：KR1020020069126A
公开(公告)日：2002-08-29
申请号：KR1020020009025
申请日：2002-02-20
申请人： 헤이로 엘에스아이 디자인 앤드 디바이스 테크놀로지 인크
发明人： 사토키미히로 , 오구라세이키 , 사이토토모야
IPC分类号： H01L29/788
CPC分类号： H01L27/11568 , H01L27/105 , H01L27/11573 , H01L29/66833 , H01L29/7923 , Y10S257/906 , Y10S438/954
摘要： PURPOSE: A method for manufacturing twin metal-oxide nitride-oxide-semiconductor(MONOS) memory cell is provided to lower parasitic sheet resistance while maintaining low fabricating cost by integrating a twin MONOS memory cell array and a complementary metal-oxide-semiconductor(CMOS) logic device circuit. CONSTITUTION: A memory gate(140) and a logic gate(152,141) are simultaneously defined so that a process integration scheme for easier and more reliable fabrication is improved. A bitline crosses a word gate and a control gate(142). The twin MONOS cell stores memory in two nitride memory cell elements underlying two shared control gates on both sidewalls of a select gate.
摘要翻译：目的：提供一种用于制造双金属氧化物半导体（MONOS）存储单元的方法，以通过将双MONOS存储单元阵列和互补金属氧化物半导体（CMOS）集成来降低寄生薄片电阻，同时保持低的制造成本）逻辑器件电路。构成：同时限定存储器栅极（140）和逻辑门（152,141），从而提高了用于更容易且更可靠的制造的工艺集成方案。位线穿过字门和控制门（142）。双MONOS单元将存储器存储在选择栅极的两个侧壁上的两个共享控制栅极下的两个氮化物存储单元元件中。

10. 发明授权

KR1019950009806B1 CCD 전하전송소자와 고체촬상장치 및 그 제조방법 失效
标题翻译： CCD电荷转移装置和固态成像装置及其制造方法
公开(公告)号：KR1019950009806B1
公开(公告)日：1995-08-28
申请号：KR1019910021288
申请日：1991-11-26
申请人： 마츠시다 덴시 고교 가부시키가이샤
发明人： 오카다히로유끼 , 카미사카와타르 , 아사우미마사지 , 마쯔다유지
IPC分类号： H01L29/768
CPC分类号： H01L27/14831 , Y10S438/954
摘要： 내용 없음.

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