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1. 发明授权

KR100928241B1 전계 효과형 트랜지스터 및 그 제조 방법 有权
标题翻译： 전계효과형트랜지스터및그제조방법
公开(公告)号：KR100928241B1
公开(公告)日：2009-11-24
申请号：KR1020090021045
申请日：2009-03-12
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 토쓰카마사히로
IPC分类号： H01L29/80
CPC分类号： H01L29/7787 , H01L29/0649
摘要： A low-cost field-effect transistor with a moisture-resistant gate covered by a thick moisture-resistant insulating film which suppresses an increase in gate capacitance, and a method of manufacturing the field-effect transistor. The field-effect transistor has one of a T-shaped gate electrode and Gamma-shaped gate electrode, a drain electrode, and a source electrode, the source electrode and the drain electrode being electrically connected through an n-doped semiconductor region. The gate, source, and drain electrodes are located on a semiconductor layer which includes an insulating film having a thickness of 50 nm or less and covering a surface of the gate electrode and a surface of the semiconductor layer. A silicon nitride film, deposited by catalytic CVD, covers the insulating film and includes a void volume located between a portion of the gate electrode corresponding to a canopy of an open umbrella and the semiconductor layer.
摘要翻译：一种低成本场效应晶体管及其制造方法，所述低成本场效应晶体管具有防水栅极，所述防水栅极由防止栅极电容增加的厚防潮绝缘膜覆盖。场效应晶体管具有T形栅电极和伽玛形栅电极中的一个，漏电极和源电极，源电极和漏电极通过n掺杂半导体区电连接。栅电极，源电极和漏电极位于半导体层上，半导体层包括厚度为50nm或更小的绝缘膜并覆盖栅电极的表面和半导体层的表面。通过催化CVD沉积的氮化硅膜覆盖绝缘膜并且包括位于对应于敞开式伞的顶盖的部分栅电极和半导体层之间的空隙体积。

2. 发明公开

KR1020070022591A 캐스코드 접속회로 有权
标题翻译： CASCODE电路
公开(公告)号：KR1020070022591A
公开(公告)日：2007-02-27
申请号：KR1020060077066
申请日：2006-08-16
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 마쓰즈카타카유키 , 이노우에아키라
IPC分类号： H01L29/772
CPC分类号： H03F1/223 , H01L27/0629 , H01L29/872
摘要： 최적동작 용량으로부터의 차이를 억제하고, 제조 비용을 저감시킬 수 있는 캐스코드 접속회로를 얻는다. 2개의 전계 효과형 트랜지스터(이하,「FET」라고 한다.)가 캐스코드 접속된 캐스코드 접속회로이며, 소스가 접지된 제1의 FET와, 소스가 제1의 FET의 드레인에 접속된 제2의 FET와, 애노드가 제1의 FET의 소스에 접속되고, 캐소드가 제2의 FET의 게이트에 접속된 쇼트키 배리어 다이오드를 구비하고 있다.
FET, 캐스코드 접속회로, 쇼트키 배리어 다이오드

3. 发明公开

KR1020070112695A 전계 효과형 트랜지스터 失效
标题翻译：场效应晶体管
公开(公告)号：KR1020070112695A
公开(公告)日：2007-11-27
申请号：KR1020060117447
申请日：2006-11-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 쿠니이테쓰오
IPC分类号： H01L21/336
CPC分类号： H01L29/7787 , H01L29/2003 , H01L29/42316
摘要： An FET(Field Effect Transistor) is provided to restrain degradation of a maximum drain current because of a sidewall of a gate electrode buried into a gate buried layer, thus a gate leak current is restrained, and the maximum drain current is influenced by only a surface level of a gate buried layer. An FET(Field Effect Transistor)(1) is grown on a gate buried layer(6), and separated from a predetermined distance by patterning. A first and a second cap layers(7a,7b) are composed of an n+ type GsAs epitaxial layer. A source electrode(9) is formed at the one of cap layers and a drain electrode(9) is formed at the other one. A gate electrode(10) is filled into the gate buried layer, and controls a current flowed at a channel layer(4) between the source electrode and the drain electrode. A passivation layer(11) covers exposed surfaces except the source electrode and the drain electrode.
摘要翻译：提供FET（场效应晶体管），由于掩埋在栅极掩埋层中的栅电极的侧壁而抑制最大漏极电流的劣化，因此抑制栅极泄漏电流，并且最大漏极电流仅受栅极埋层的表面电平。在栅极掩埋层（6）上生长FET（场效应晶体管）（1），并通过图案化从预定距离分离。第一和第二盖层（7a，7b）由n +型GsAs外延层构成。源极电极（9）形成在一个盖层上，另一个形成漏电极（9）。栅极电极（10）被填充到栅极掩埋层中，并且控制在源电极和漏电极之间的沟道层（4）流动的电流。钝化层（11）覆盖除源电极和漏电极之外的暴露表面。

4. 发明公开

KR1020060109829A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020060109829A
公开(公告)日：2006-10-23
申请号：KR1020060033406
申请日：2006-04-13
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 시가토시히코 , 쿠니이테쓰오 , 오쿠토모키
IPC分类号： H01L21/20 , H01L29/47
CPC分类号： H01L29/475 , H01L21/28581 , H01L21/28587 , H01L29/42316
摘要： A semiconductor device is provided to improve Schottky characteristics and wet endurance of a Schottky electrode by forming a TaNx layer being contacted to an AlGaAs layer and a GaAs layer. A substrate(100) has AIGaAs layer(1), GaAs layer(2), and n+-GaAs layer(3). The GaAs layer is formed on the AIGaAs layer. The n+-GaAs layer that is a source region or a drain region is formed on GaAs layer. A source electrode(4) and a drain electrode(5) are formed on the n+-GaAs layer. A T-shaped gate electrode(8) that is Schottky electrode is formed on the substrate. The gate electrode has a TaNx layer(6) and an Au layer(7). The TaNx layer is contacted to the AIGaAs layer and the GaAs layer. The Au layer is formed on TaNx layer.
摘要翻译：提供半导体器件以通过形成与AlGaAs层和GaAs层接触的TaNx层来提高肖特基电极的肖特基特性和耐湿性。基板（100）具有AIGaAs层（1），GaAs层（2）和n + -GaAs层（3）。 GaAs层形成在AIGaAs层上。作为源极区域或漏极区域的n + -GaAs层形成在GaAs层上。源极电极（4）和漏电极（5）形成在n + -GaAs层上。在基板上形成有肖特基电极的T形栅电极（8）。栅电极具有TaNx层（6）和Au层（7）。 TaNx层与AIGaAs层和GaAs层接触。 Au层形成在TaNx层上。

5. 发明公开

KR1020090041368A 전계 효과형 트랜지스터 및 그 제조 방법 有权
标题翻译：场效应晶体管及其制造方法
公开(公告)号：KR1020090041368A
公开(公告)日：2009-04-28
申请号：KR1020090021045
申请日：2009-03-12
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 토쓰카마사히로
IPC分类号： H01L29/80
CPC分类号： H01L29/7787 , H01L29/0649
摘要： A field effect transistor and a manufacturing method thereof are provided to prevent increase of a gate capacity by depositing a dampproof silicon nitride film by a catalyst chemical vapor deposition method. A field effect transistor includes a gate electrode(10), a drain electrode(9), and a source electrode(8). The drain electrode and the source electrode are arranged on a semiconductor layer. An insulation film covers a neighboring part of the gate electrode and a surface of the semiconductor layer. Thickness of the insulation film is less than 50nm. A silicon nitride film(12) is deposited by a catalyst chemical vapor deposition method, and covers the insulation film. A cavity(14) is formed between the semiconductor layer and a part corresponding to a cover of the gate electrode by the silicon nitride film.
摘要翻译：提供场效应晶体管及其制造方法，以通过催化剂化学气相沉积法沉积防潮氮化硅膜来防止栅极容量的增加。场效应晶体管包括栅电极（10），漏电极（9）和源电极（8）。漏电极和源电极布置在半导体层上。绝缘膜覆盖栅电极的相邻部分和半导体层的表面。绝缘膜的厚度小于50nm。通过催化剂化学气相沉积法沉积氮化硅膜（12）并覆盖绝缘膜。通过氮化硅膜在半导体层与对应于栅电极的盖的部分之间形成空腔（14）。

6. 发明授权

KR100841378B1 전계 효과형 트랜지스터 失效
标题翻译：场效应晶体管
公开(公告)号：KR100841378B1
公开(公告)日：2008-06-26
申请号：KR1020060117447
申请日：2006-11-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 쿠니이테쓰오
IPC分类号： H01L21/336
CPC分类号： H01L29/7787 , H01L29/2003 , H01L29/42316
摘要： 최대 드레인 전류의 증대에 유효한 매립 게이트 구조를 채용하면서 고내압화하고, 고출력인 전계 효과형 트랜지스터를 제공한다. 전계 효과형 트랜지스터는, 반절연성 기판 위에, 알루미늄을 포함하지 않는 3-5족 화합물 반도체로 형성된 채널층과, 그 위에 도핑 농도가 1×10
16 cm
-
3 이하로 알루미늄을 포함하고 밴드간 에너지가 큰 3-5족 화합물 반도체로 형성된 게이트 콘택층과, 그 위에 도핑 농도가 1×10
16 cm
-3 이하이고 알루미늄을 포함하지 않는 3-5족 화합물 반도체로 형성된 게이트 매립층, 그 게이트 매립층에 매립되고, 게이트 콘택층과 접합하고 있는 게이트 전극을 적어도 가지는 전계 효과형 트랜지스터로서, 게이트 매립층은, 게이트 전극의 측벽을 둘러싸고, 게이트 콘택층을 노출하지 않는 두께의 리세스가 설치되고 있다.
채널층, 게이트 콘택층, 게이트 매립층, 전계 효과형 트랜지스터
摘要翻译：高输出的场效应晶体管通过采用在实现高电压时有效增大最大漏极电流的掩埋栅极结构来提供。场效应晶体管包括形成在半绝缘基板上的沟道层，沟道层由不含铝的3-5族化合物半导体制成，

7. 发明公开

KR1020080033047A 전계 효과형 트랜지스터 및 그 제조 방법 无效
标题翻译：场效应晶体管及其制造方法
公开(公告)号：KR1020080033047A
公开(公告)日：2008-04-16
申请号：KR1020070043442
申请日：2007-05-04
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 토쓰카마사히로
IPC分类号： H01L29/80
CPC分类号： H01L29/7787 , H01L29/0649
摘要： A field effect transistor and a method for manufacturing the same are provided to form a cavity between a part of a gate electrode corresponding to a cover of an open umbrella and a semiconductor layer by stacking thickly silicon nitride layers. A field effect transistor(1) includes a T-shaped or a gamma-shaped gate electrode(10), a drain electrode(9), and a source electrode(8) on a semiconductor layer(2). The source electrode and the drain electrode are electrically connected through an n-doped semiconductor region. The gate, drain, and source electrodes are positioned on a semiconductor layer. An insulating layer(11) of 50 nm and less is formed to cover a periphery of the gate electrode and a surface of the semiconductor layer. A silicon nitride layer is formed to cover the insulating layer by using a catalytic CVD method. The silicon nitride layer includes a cavity(14) which is formed between a part of the gate electrode corresponding to a cover of an open umbrella and the semiconductor layer.
摘要翻译：提供场效应晶体管及其制造方法，通过层叠厚氮化硅层，在对应于开伞的盖的一部分栅电极和半导体层之间形成空腔。场效应晶体管（1）包括在半导体层（2）上的T形或γ形栅电极（10），漏电极（9）和源电极（8）。源电极和漏极通过n掺杂半导体区域电连接。栅极，漏极和源极电极位于半导体层上。形成50nm以下的绝缘层（11），以覆盖栅电极的周边和半导体层的表面。通过使用催化CVD法形成覆盖绝缘层的氮化硅层。氮化硅层包括形成在与开放伞的盖子对应的栅电极的一部分与半导体层之间的空腔（14）。

8. 发明授权

KR100778355B1 캐스코드 접속회로 有权
标题翻译： Cascode连接电路
公开(公告)号：KR100778355B1
公开(公告)日：2007-11-22
申请号：KR1020060077066
申请日：2006-08-16
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 마쓰즈카타카유키 , 이노우에아키라
IPC分类号： H01L29/772
摘要： 최적동작 용량으로부터의 차이를 억제하고, 제조 비용을 저감시킬 수 있는 캐스코드 접속회로를 얻는다. 2개의 전계 효과형 트랜지스터(이하,「FET」라고 한다.)가 캐스코드 접속된 캐스코드 접속회로이며, 소스가 접지된 제1의 FET와, 소스가 제1의 FET의 드레인에 접속된 제2의 FET와, 애노드가 제1의 FET의 소스에 접속되고, 캐소드가 제2의 FET의 게이트에 접속된 쇼트키 배리어 다이오드를 구비하고 있다.
FET, 캐스코드 접속회로, 쇼트키 배리어 다이오드
摘要翻译：能够抑制与最佳操作容量的差异并降低制造成本的级联连接电路。（以下称为“FET”）是共源共栅连接的共源共栅连接电路，并且包括其源极接地的第一FET和其源极连接到第一FET的漏极的第二FET 以及肖特基势垒二极管，其中阳极连接到第一FET的源极并且阴极连接到第二FET的栅极。

9. 发明授权

KR100731800B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR100731800B1
公开(公告)日：2007-06-25
申请号：KR1020060033406
申请日：2006-04-13
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 아마스가히로타카 , 시가토시히코 , 쿠니이테쓰오 , 오쿠토모키
IPC分类号： H01L21/20 , H01L29/47
CPC分类号： H01L29/475 , H01L21/28581 , H01L21/28587 , H01L29/42316
摘要： 쇼트키 전극의 내습성을 향상할 수 있는 반도체 장치를 얻는다. 쇼트키 전극인 게이트 전극(8)은, TaNx층(6)과 Au층(7)을 가지고 있다. TaNx층(6)은, Au층(7)과 기판(100) 사이에서 원자가 확산하는 것을 방지하기 위한, 배리어 메탈로서 기능한다. TaNx은 Si을 포함하지 않기 때문에, Si를 포함하는 WSiN보다도 내습성이 높다. 그 때문에 게이트 전극(8)은, WSiN층을 가지는 종래의 게이트 전극에 비해 내습성이 높다. 또한 질소 함유율 x을 0.8미만으로 설정함으로써, 종래의 게이트 전극에 비해 쇼트키 특성이 대폭 저하하는 것을 피할 수 있다. 또는, 질소 함유율 x이 0.5이하의 범위내에서는, 종래의 게이트 전극보다도 쇼트키 특성을 향상시킬 수 있다.
게이트 전극, 쇼트키 특성, 질소 함유율, 배리어 메탈
摘要翻译：获得能够改善肖特基电极的耐湿性的半导体器件。作为肖特基电极的栅电极8具有TaNx层6和Au层7。 TaN x层6用作阻挡金属以防止原子在Au层7和衬底100之间扩散。由于TaNx不含Si，因此比含Si的WSiN具有更高的耐湿性。因此，与具有WSiN层的传统栅电极相比，栅电极8具有更高的防潮性。此外，通过将氮含量x设定为小于0.8，与常规栅极电极相比，可以避免肖特基特性显着降低。或者，在氮含量x为0.5或更小的范围内，肖特基特性可以比常规栅电极改善得更多。

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