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1. 发明授权

KR100755636B1 반도체 소자의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100755636B1
公开(公告)日：2007-09-04
申请号：KR1020010038425
申请日：2001-06-29
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L21/24
摘要： 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 사일렌 처리(Silane treatment)를 한 Ti(Si)Nx와 같은 확산 방지막을 CoSi
2 와 도프트-폴리실리콘층 계면에 삽입함으로써, CoSi
2 의 결정성장 및 Co 금속원자의 확산에 따른 게이트산화막의 열화를 방지하여 게이트전극에 낮은 저항의 CoSi
2 의 적용이 가능함에 따라 소자 속도 향상 및 열적으로 안정한 게이트전극을 형성할 수 있는 반도체 소자의 제조 방법을 제시한다.

CoSi2, 게이트전극, 확산 방지막
摘要翻译：本发明是一种扩散阻挡层，例如，由Ti（Si）的NX四天亚治疗（硅烷处理）涉及一种方法，用于制造半导体器件的硅化钴

2. 发明公开

KR1020070069369A 반도체 장치의 금속배선 형성방법 无效
标题翻译：半导体器件中金属线的制造方法
公开(公告)号：KR1020070069369A
公开(公告)日：2007-07-03
申请号：KR1020050131393
申请日：2005-12-28
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L21/28
CPC分类号： H01L21/76831 , H01L21/7684 , H01L21/76841
摘要： A method for forming a metal line in a semiconductor device is provided to minimize a parasitic capacitance between metal lines by forming a dielectric layer and a dielectric spacer on a porous dielectric film. A porous dielectric film(2) is formed on a lower metal line(1). A dielectric layer(3) is formed on the porous dielectric film. A contact hole is formed in the dielectric layer and the porous dielectric film to expose a portion of the upper portion of the lower metal line. A dielectric spacer(4) is formed on a side wall of the contact hole by using a selection etching to the dielectric spacer against the dielectric layer. An anti-diffusion film(5) is formed on the dielectric spacer. A metal material is deposited onto the resultant product, and planarized to form an upper metal line.
摘要翻译：提供一种在半导体器件中形成金属线的方法，通过在多孔电介质膜上形成电介质层和电介质隔离物来最小化金属线之间的寄生电容。在下金属线（1）上形成多孔绝缘膜（2）。介电层（3）形成在多孔绝缘膜上。在电介质层和多孔电介质膜中形成接触孔，以露出下部金属线的上部的一部分。通过使用电介质隔离层对电介质层的选择蚀刻，在接触孔的侧壁上形成电介质间隔物（4）。在电介质间隔物上形成抗扩散膜（5）。将金属材料沉积到所得产品上，并平坦化以形成上部金属线。

3. 发明授权

KR100721625B1 ＭＥＭＳ 패키지 및 그 제조방법 有权
标题翻译： MEMS封装及其制造方法
公开(公告)号：KR100721625B1
公开(公告)日：2007-05-23
申请号：KR1020050127315
申请日：2005-12-21
申请人： 매그나칩 반도체 유한회사
发明人： 김동준 , 표성규
IPC分类号： B81B7/02 , B81C1/00 , B81B1/00 , B81B7/00
摘要： 본 발명은 MEMS(micro electro mechanical system) 패키지 및 그 제조방법에 관한 것으로서, 패키지의 신뢰성을 확보할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 MEMS 패키지는, 중앙부에 센서파트가 형성되고, 상기 센서파트로부터 그 외측으로 제 1 트렌치 및 제 2 트렌치가 차례로 소정간격 이격되어 형성된 제 1 실리콘 기판; 상기 제 1 및 제 2 트렌치를 각각 매립하면서 상기 제 1 실리콘 기판 상에 돌출되어 형성된 제 1 Cu 본딩패드 및 제 1 Cu 본딩라인; 상기 각각의 센서파트, 제 1, 및 제 2 트렌치와 마주보는 면에 캐비티, 딥 비아 및 제 3 트렌치가 각각 형성된 제 2 실리콘 기판; 및 상기 제 1 Cu 본딩패드 및 제 1 Cu 본딩라인과 각각 본딩되며, 상기 딥 비아 및 상기 제 3 트렌치를 매립하면서 상기 제 2 실리콘 기판 상에 돌출되어 형성된 각각의 제 2 Cu 본딩패드 및 제 2 Cu 본딩라인을 포함한다.
MEMS, 패키지, 구리, 본딩, 허메틱 실링(hermetic sealing)
摘要翻译： MEMS（微机电系统）封装及其制造方法技术领域本发明涉及一种MEMS（微机电系统）封装及其制造方法，并且具有确保封装的可靠性的效果。

4. 发明授权

KR100622637B1 반도체 소자의 금속배선 구조 및 그 형성방법 失效
标题翻译：半导体器件中的金属布线的结构及其形成方法
公开(公告)号：KR100622637B1
公开(公告)日：2006-09-18
申请号：KR1020030100164
申请日：2003-12-30
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 금속배선 구조 및 그 형성방법에 관한 것으로, 다마신 패턴 내에 구리이온 확산방지 도전층, 구리 시드층 및 구리층이 적층된 금속배선을 형성하고, 구리와 접합력이 우수하고 내산화성 및 내부식성이 우수한 Ru를 금속배선이 노출된 부분에만 선택적으로 증착한 후, 열처리 및 플라즈마 처리를 통해 Ru층 표면에 유전율이 낮고 확산방지 특성이 우수한 RuO
2 층을 형성하여, Ru/RuO
2 의 이중 박막으로 된 구리이온 확산방지층을 형성하므로, 구리이온의 외부 확산을 최대한 억제할 수 있어 금속배선의 신뢰성을 향상시킬 수 있다.
Ru, RuO2, 금속배선, 구리배선, 확산방지층

5. 发明公开

KR1020060074349A 반도체 소자의 금속 배선 형성 방법 有权
公开(公告)号：KR1020060074349A
公开(公告)日：2006-07-03
申请号：KR1020040113069
申请日：2004-12-27
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L21/28
CPC分类号： H01L21/76844 , H01L21/76802 , H01L21/76826
摘要： 본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 본 발명은 반도체 소자의 금속 배선간의 절연을 목적으로 사용되는 절연막을 유전율이 낮은 다공성 물질로 이용하게 되면서, 그 구조적 강도가 점점 취약해지고 후속의 공정에 적합하지 못하다는 문제를 해결하기 위하여, 다공성 저유전물질층을 형성하기 전 후에 소정의 차단막을 형성하여 불순물 침투에 의해 다공성 저유전물질층이 열화되는 문제를 방하고, CO
2 처리 및 패턴 표면에 RuO
2 /Ru의 적층구조 박막을 형성함으로써, 다공성 저유전물질층의 안정성 향상, 강도 및 인성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 기술이다.

6. 发明授权

KR100577529B1 반도체 소자의 인덕터 제조방법 失效
标题翻译：制造半导体器件的电感器的方法
公开(公告)号：KR100577529B1
公开(公告)日：2006-05-10
申请号：KR1020030100165
申请日：2003-12-30
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L27/04
摘要： 본 발명은 반도체 소자의 인덕터 제조방법에 관한 것으로, 연마 공정을 통해 확산 장벽층이 형성된 다마신 패턴의 내부에만 시드층을 형성하고, 다마신 패턴 외부의 노출된 확산 장벽층의 표면에 선택적으로 산화층을 형성하고, 산화층 및 시드층을 이용한 선택적 도금으로 다마신 패턴 내에 도금 물질층을 형성하고, 이후 다마신 패턴 외부의 산화층 및 확산 장벽층을 제거하기 위한 연마 공정을 실시하여 인덕터를 형성하므로, 기존의 전기 도금 공정을 이용한 두꺼운 박막을 증착할 필요성을 제거하여 비용을 절감하면서, 도금층의 큰 단차로 인한 연마 공정의 어려움을 제거하여 연마 시간의 단축으로 비용을 절감할 수 있다.
구리 인덕터, 선택 도금, 산화층, 시드층
摘要翻译：本发明的表面上选择性氧化层的本发明涉及的感应器的制造半导体器件中，通过抛光，以仅在图案镶嵌形成的扩散阻挡层，外部暴露的扩散阻挡层的镶嵌图案的内部形成一个籽晶层的方法如此形成的，以形成在镶嵌图案的涂覆材料层选择性地形成氧化物层和所述种子层涂覆，并进行抛光的氧化物层和扩散阻挡层的外面的镶嵌图案之后去除形成的电感器，现有而通过消除需要使用电镀工艺来沉积的厚膜的降低成本，因此能够消除研磨的困难是由于涂布层通过缩短研磨时间，以降低成本的大的步骤。

7. 发明公开

KR1020050122636A 반도체 소자의 제조 방법 有权
公开(公告)号：KR1020050122636A
公开(公告)日：2005-12-29
申请号：KR1020040048236
申请日：2004-06-25
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L21/31 , H01L21/28
CPC分类号： H01L21/76807 , H01J37/32174 , H01L21/76829 , H01L21/76871
摘要： 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 수많은 기공(pore)을 포함하는 다공성 물질로 이루어져 유전상수가 낮은 절연막(이하, '저유전 절연막'이라 함)의 상부와 하부에 구조적으로 막질이 치밀한 절연막을 형성하거나, 저유전 절연막에 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴을 형성한 후 비아홀 저면을 제외한 저유전 절연막의 전체 표면에 막질이 치밀한 절연막을 형성함으로써, 저유전 절연막의 기공이 노출되는 것을 방지하면서 기계적 강도를 증가시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

8. 发明公开

KR1020050122629A 반도체 소자의 구리 배선 구조 및 그 형성방법 失效
标题翻译：半导体器件中铜线的结构及其形成方法
公开(公告)号：KR1020050122629A
公开(公告)日：2005-12-29
申请号：KR1020040048229
申请日：2004-06-25
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L21/28 , B82Y40/00
CPC分类号： H01L21/76843 , B82Y40/00 , H01L21/324 , H01L21/76877
摘要： 본 발명은 반도체 소자의 구리 배선 구조 및 그 형성 방법에 관한 것으로, 구리와 접합력이 우수하고 내산화성 및 내부식성이 우수한 Ru를 단원자증착 공정으로 증착하여 Ru 배리어 메탈층을 형성하고, 구리 시드층 없이 Ru 배리어 메탈층 상에 직접 전기 도금 공정으로 구리층을 매립하고, 이후 연마하여 다마신 패턴 내에 구리 배선을 형성하므로, 65nm 이하의 나노 소자에 요구되는 배선 특성을 얻을 수 있어 반도체 소자의 고집적화를 실현할 수 있다.

9. 发明公开

KR1020050104160A 칩스케일 이미지 센서 및 그 제조방법 有权
标题翻译：芯片尺寸图像传感器及其制造方法
公开(公告)号：KR1020050104160A
公开(公告)日：2005-11-02
申请号：KR1020040029512
申请日：2004-04-28
申请人： 매그나칩 반도체 유한회사
发明人： 표성규
IPC分类号： H01L27/146 , H01L23/00
CPC分类号： H01L27/1469 , H01L27/14603 , H01L27/14609 , H01L27/14621 , H01L27/14627 , H01L27/14634 , H01L27/14645 , H01L27/14685 , H01L27/14689
摘要： 칩스케일 이미지 센서 및 그 제조방법을 제공한다. 이 이미지 센서는 주변회로가 형성된 제 1 기판과 이미지 센서의 픽셀 어레이가 형성된 제 2 기판을 포함한다. 상기 제 2 기판은 상기 제 1 기판 상에 적층되는 것이 바람직하다. 상기 필셀 어레이와 상기 주변회로는 광역 배선에 의해 전기적으로 연결된다.

10. 发明公开

KR1020050070528A 반도체 소자의 금속배선 형성방법 无效
公开(公告)号：KR1020050070528A
公开(公告)日：2005-07-07
申请号：KR1020030100168
申请日：2003-12-30
申请人： 매그나칩 반도체 유한회사
发明人： 이세영 , 표성규 , 신찬수
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 듀얼 다마신 패턴이 형성된 절연막의 전체 표면에 장벽 금속층보다 저항이 낮은 금속층과 장벽 금속층을 순차적으로 형성하고 듀얼 다마신 패턴 내부에 금속 시드층을 형성한 후, 전기 도금법으로 듀얼 다마신 패턴 내부에 금속 배선을 형성함으로써, 장벽 금속층의 비저항값이 높다하더라도 장벽 금속층 하부에 형성된 낮은 비저항값의 금속층을 통해 반도체 기판의 전체 영역에 전류 밀도를 고르게 분포시켜 금속 배선의 두께를 정확하고 균일하게 조절할 수 있다.

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