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1. 发明授权

KR101100703B1 반도체 소자의 금속배선 형성 방법 有权
标题翻译：形成半导体器件的金属线的方法
公开(公告)号：KR101100703B1
公开(公告)日：2011-12-30
申请号：KR1020030049323
申请日：2003-07-18
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 금속배선용 트렌치를 형성한 다음, 트렌치 내부에만 구리 시드층을 잔류시켜 선택적으로 금속도금을 실시할 수 있고, 연마제가 없는 슬러리를 이용하여 소정영역의 구리 시드막을 제거할 수 있고, 부식 방지제 및 구리 산화제를 이용하여 목표로 하는 영역의 구리 시드막이 식각되는 현상을 방지할 수 있으며, 금속막 제거를 위한 화학 기계적 연마 공정에 의한 디싱, 부식, 표면 스크래치 및 산화막의 얇아지는 현상을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공한다.

구리 시드막, 연마재가 없는 슬러리, 산화제, 부식 방지제

2. 发明授权

KR100866110B1 반도체 소자의 구리배선 형성방법 失效
标题翻译：在半导体器件中形成铜线的方法
公开(公告)号：KR100866110B1
公开(公告)日：2008-10-31
申请号：KR1020020032352
申请日：2002-06-10
申请人： 매그나칩 반도체 유한회사
发明人： 이덕원 , 이세영
IPC分类号： H01L21/28
摘要： 본 발명은 구리의 전기도금 증착시 발생하는 고유의 결함을 감소시킬 수 있는 반도체 소자의 구리배선 형성방법에 관한 것으로, 반도체 기판 위의 소정의 패턴상에 배리어층과 씨드(Sed)층을 형성하는 단계; 상기 씨드층 상에 전기도금법으로 제1구리층을 형성하는 단계; 상기 제1구리층상에 수소 분위기에서 제2구리층을 형성하는 단계; 상기 제1 및 제2구리층내로 수소가 확산되도록 열처리하는 단계; 및 상기 제1 및 제2구리층을 화학 기계적 연마로 평탄화시켜 구리배선을 형성하는 단계를 포함하며, 패턴을 매립하는 단계까지만 전기도금 증착법을 진행함으로써 구리 전기 도금 증착공정이 단순화되고, 구리원자의 확산을 촉진시키는 수소의 성질을 이용함으로써 일부 평탄화를 이룰 수 있어 구리 CMP 공정에서 필요로 하는 구리막의 두께를 감소시킬 수 있으며, 또한 전기도금 증착시 발생하는 결함이 감소됨으로 소자의 전기적 특성과 배선 신뢰성이 향상되고 제조수율이 향상되는 효과가 있는 것이다.

3. 发明公开

KR1020050112983A 반도체 소자의 더미 패턴 구조 有权
标题翻译：半导体器件中DUMMY模式的结构
公开(公告)号：KR1020050112983A
公开(公告)日：2005-12-01
申请号：KR1020040038460
申请日：2004-05-28
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L21/3205
CPC分类号： H01L21/7684 , H01L21/3212 , H01L23/522 , H01L2924/0002 , H01L2924/00
摘要： 본 발명은 반도체 소자의 더미 패턴 구조에 관한 것으로, 금속배선이 형성되는 층간 절연막에서 금속배선이 형성되지 않는 지역에 다각형의 각 꼭지점에 해당하는 부분에 각각 형성되어 다각형 형태를 이루면서 지역 전반에 걸쳐 배열된 자 더미 패턴들과, 자 더미 패턴들에 의해 형태를 이루는 다각형의 가운데에 해당하는 부분에 모 더미 패턴들을 각각 형성하여 구성하므로, 다마신 공정으로 금속배선을 형성할 때, 금속배선이 형성되지 않는 지역에 금속 잔류물의 발생을 방지할 뿐만 아니라 층간 절연막이 떨어져 나가는 딜레머네이션 현상을 방지할 수 있.

4. 发明公开

KR1020050063106A 반도체 소자의 금속 배선 형성 방법 失效
公开(公告)号：KR1020050063106A
公开(公告)日：2005-06-28
申请号：KR1020030094455
申请日：2003-12-22
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 층간 절연막에 듀얼 다마신 패턴을 형성하고 장벽 금속층을 형성하기 전에 알루미늄 막을 먼저 형성한 후, 장벽 금속층을 형성하고 듀얼 다마신 패턴의 내부에만 금속 시드층을 형성한 상태에서 전기 도금법으로 금속 배선을 형성함으로써, 장벽 금속층의 비저항값이 높다하더라도 장벽 금속층 하부에 형성된 낮은 비저항값의 금속층을 통해 반도체 기판의 전체 영역에 전류 밀도를 고르게 분포시켜 금속 배선의 두께를 정확하고 균일하게 조절할 수 있다.

5. 发明公开

KR1020050042865A ＣＭＰ 공정 장치 无效
标题翻译：化学机械抛光工艺的设备
公开(公告)号：KR1020050042865A
公开(公告)日：2005-05-11
申请号：KR1020030077494
申请日：2003-11-04
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L21/304
摘要： 본 발명은 CMP 공정 장치에 관한 것으로, 본 발명의 사상은 공급되는 케미컬이 모이는 플래튼과, 연마될 웨이퍼와, 상기 플래튼과 상기 웨이퍼 사이에 결합 접촉되도록 위치되며, 상기 플래튼에 모아진 케미컬이, 구비된 다수의 공급홀로 이동되도록 되어 있는 연마 패드를 포함하는 CMP 공정 장치이다. 따라서 플래튼의 몸체와 체결부의 결합을 통해 플래튼의 몸체 상에 모아진 케미컬이 체결부의 천장부에 위치된 공급홀로 동일한 유속과 유량으로 공급됨으로써, 웨이퍼 전면에 일정한 연마 속도 및 연마 균일도를 가질 수 있게 된다.

6. 发明公开

KR1020050009573A 반도체 소자의 금속배선 형성 방법 有权
标题翻译：形成金属互连半导体器件以选择性地执行金属镀层工艺的方法
公开(公告)号：KR1020050009573A
公开(公告)日：2005-01-25
申请号：KR1020030049323
申请日：2003-07-18
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L21/28
摘要： PURPOSE: A method for forming a metal interconnection of a semiconductor device is provided to selectively perform a metal plating process by forming a trench for a metal interconnection and by making a copper seed layer remain only in the trench. CONSTITUTION: A semiconductor substrate(110) having a trench for a metal interconnection is prepared. A copper seed layer(126) is formed along the step on the resultant structure. A CMP(chemical mechanical polishing) process using slurry without a polishing agent is performed to eliminate the copper seed layer in a region except the inside of the trench for the metal interconnection. A metal plating method is used to selectively form a metal layer in the trench for the metal interconnection.
摘要翻译：目的：提供一种用于形成半导体器件的金属互连的方法，以通过形成用于金属互连的沟槽并且通过使铜籽晶层仅保留在沟槽中来选择性地执行金属电镀工艺。构成：准备具有用于金属互连的沟槽的半导体衬底（110）。沿着所得结构的台阶形成铜籽晶层（126）。进行使用没有抛光剂的浆料的CMP（化学机械抛光）工艺以除去金属互连用沟槽内部的区域中的铜籽晶层。金属电镀方法用于在沟槽中选择性地形成用于金属互连的金属层。

7. 发明公开

KR1020050009571A 반도체 소자의 인덕터 제조 방법 有权
标题翻译：制造高品质电感器半导体器件电感器的方法
公开(公告)号：KR1020050009571A
公开(公告)日：2005-01-25
申请号：KR1020030049320
申请日：2003-07-18
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L27/04
摘要： PURPOSE: A method for fabricating an inductor of a semiconductor device is provided to fabricate a high quality inductor by making the thickness of a line portion and a contact portions of the inductor uniform while easily controlling the height of the line portion and the contact portion. CONSTITUTION: A barrier metal layer(21), the first photoresist layer, an exposure/develop ARC(anti-reflective coating) and the second photoresist layer are sequentially formed on a substrate(20). An exposure/develop process is performed on a part of the second photoresist layer to form a trench. The exposure/develop ARC on the bottom of the trench is eliminated. An exposure/develop process is performed on a part of the first photoresist layer exposed to the bottom of the trench to form a via hole. The barrier metal layer on the bottom of the via hole is removed to form a damascene pattern. A copper inductor(28) is formed in the damascene pattern. The second photoresist layer, the exposure/develop ARC and the first photoresist layer are eliminated.
摘要翻译：目的：提供一种用于制造半导体器件的电感器的方法，通过使线路部分的厚度和电感器的接触部分的厚度均匀而制造高品质的电感器，同时容易地控制线部分和接触部分的高度。构成：在衬底（20）上依次形成阻挡金属层（21），第一光致抗蚀剂层，曝光/显影ARC（抗反射涂层）和第二光致抗蚀剂层。在第二光致抗蚀剂层的一部分上进行曝光/显影处理以形成沟槽。消除了沟槽底部的曝光/显影ARC。在暴露于沟槽底部的第一光致抗蚀剂层的一部分上进行曝光/显影处理，以形成通孔。去除通孔底部的阻挡金属层以形成镶嵌图案。在镶嵌图案中形成铜电感器（28）。第二光致抗蚀剂层，曝光/显影ARC和第一光致抗蚀剂层被消除。

8. 发明授权

KR100947458B1 반도체 소자의 인덕터 제조 방법 有权
标题翻译：在半导体器件中制造电感器的方法
公开(公告)号：KR100947458B1
公开(公告)日：2010-03-11
申请号：KR1020030049320
申请日：2003-07-18
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L27/04
摘要： 본 발명은 RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터 제조 방법에 관한 것으로, 기판 상에 배리어 금속층, 포지티브 포토레지스트층, 유기 버텀-반사방지층, 네거티브 포토레지스트층을 순차적으로 형성하고, 유기 버텀-반사방지층을 노광 방지층으로 이용하여 네거티브 포토레지스트층에 트렌치를 형성하고, 포지티브 포토레지스트층에 비아홀을 형성하여 다마신 패턴을 형성하고, 다마신 패턴 내에 구리 인덕터를 형성하므로, 라인 부분인 트렌치의 두께와 콘택 부분인 비아홀의 두께를 균일하게 조절할 수 있을 뿐만 아니라 높이 조절이 용이하여 고품질의 인덕터를 제조할 수 있다.

인덕터, 구리 인덕터, 고품질 인덕터, 포토레지스트층

9. 发明授权

KR100886698B1 화학적기계적연마의 플래튼 장치 失效
标题翻译：化学机械抛光板装置
公开(公告)号：KR100886698B1
公开(公告)日：2009-03-04
申请号：KR1020020036726
申请日：2002-06-28
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L21/304
摘要： 본 발명은 화학적기계적연마(CMP)의 플래튼(platen) 장치에 관한 것으로, 화학물이 플래튼(platen) 위로 배출될 때 플래튼 내부의 공간을 사용하지 않도록 화학물 공급 라인을 플래튼의 화학물 공급용 홀(hole)까지 연장 설치하므로써, 플래튼 내부에서 서로 다른 화학물이 섞이거나 이미 사용이 끝난 화학물이 플래튼 내부에 잔류하는 문제를 해결한 기술을 제공한다. 이를 위한 본 발명의 화학적기계적연마(CMP)의 플래튼 구조는 펌프를 통해 공급된 화학물을 전송하는 소스 공급라인; 상기 소스 공급라인에서 전송된 화학물을 플래튼 내부로 전송하는 주 화학물 공급라인; 및 상기 플래튼 내부에 연결된 상기 주 화학물 공급라인을 통해 공급된 화학물을 다수개의 화학물 공급용 홀을 통해 플래튼 밖으로 배출하도록 하는 다수개의 서브 화학물 공급라인를 구비한 것을 특징으로 한다.

10. 发明授权

KR100580110B1 반도체 소자의 더미 패턴 구조 有权
标题翻译：半导体器件中虚设图案的结构
公开(公告)号：KR100580110B1
公开(公告)日：2006-05-12
申请号：KR1020040038460
申请日：2004-05-28
申请人： 매그나칩 반도체 유한회사
发明人： 이세영
IPC分类号： H01L21/3205
CPC分类号： H01L21/7684 , H01L21/3212 , H01L23/522 , H01L2924/0002 , H01L2924/00
摘要： 본 발명은 반도체 소자의 더미 패턴 구조에 관한 것으로, 금속배선이 형성되는 층간 절연막에서 금속배선이 형성되지 않는 지역에 다각형의 각 꼭지점에 해당하는 부분에 각각 형성되어 다각형 형태를 이루면서 지역 전반에 걸쳐 배열된 자 더미 패턴들과, 자 더미 패턴들에 의해 형태를 이루는 다각형의 가운데에 해당하는 부분에 모 더미 패턴들을 각각 형성하여 구성하므로, 다마신 공정으로 금속배선을 형성할 때, 금속배선이 형성되지 않는 지역에 금속 잔류물의 발생을 방지할 뿐만 아니라 층간 절연막이 떨어져 나가는 딜레머네이션 현상을 방지할 수 있.
금속배선, 더미 패턴, 다마신 공정

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