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1. 发明公开

KR1020140111193A 자기 센서 및 그 제조 방법 审中-实审
标题翻译：磁传感器及其制造方法
公开(公告)号：KR1020140111193A
公开(公告)日：2014-09-18
申请号：KR1020130025230
申请日：2013-03-08
申请人： 매그나칩 반도체 유한회사
发明人： 김관수 , 김동준 , 류승한 , 안희백 , 정종열 , 김경수 , 신강섭
IPC分类号： G01R33/07 , G01D5/12
CPC分类号： H01L43/04 , G01R33/0011 , G01R33/0052 , G01R33/07 , H01L43/065 , H01L43/14
摘要： The present invention relates to a magnetic sensor and a manufacturing method thereof, capable of detecting the direction of a magnetic field by having a plurality of hole elements and a magnetic procedure plate. The present invention comprises: a semiconductor substrate installed with the hole elements; a protective layer formed on the semiconductor substrate; a base layer formed on the protective layer; and the magnetic procedure plate formed on the base layer, wherein the base layer has a bent plane on the surface. The present invention can simplify a manufacturing process by providing the magnetic procedure plate having a bent form and can improve sensor characteristics by lowering the stress of the hole element to a certain uniformity.
摘要翻译：磁传感器及其制造方法技术领域本发明涉及一种能够通过具有多个孔元件和磁性程序板来检测磁场方向的磁传感器及其制造方法。本发明包括：安装有孔元件的半导体衬底; 形成在半导体衬底上的保护层; 形成在保护层上的基层; 以及形成在所述基底层上的所述磁性过程板，其中所述基底层在所述表面上具有弯曲平面。本发明可以通过提供具有弯曲形状的磁性过程板来简化制造过程，并且可以通过将孔元件的应力降低到一定的均匀性来提高传感器特性。

2. 发明授权

KR101095998B1 반도체 소자의 형성 방법 有权
公开(公告)号：KR101095998B1
公开(公告)日：2011-12-20
申请号：KR1020050002859
申请日：2005-01-12
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L27/04
摘要： 본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 금속 배선 상부에 형성되는 MIM 캐패시터의 열적 안정성이 열화 되는 문제를 해결하기 위하여, 금속 배선을 소정 깊이 식각하고, 식각된 단차에 금속 배선을 보호하면서 MIM 캐패시터의 하부 전극을 역할을 하는 금속층을 형성함으로써, MIM 캐패시터의 열적 안정성을 확보할 수 있는 반도체 소자의 형성 방법에 관한 것이다.

3. 发明授权

KR100854898B1 반도체 소자의 다층 배선 형성 방법 有权
标题翻译：在半导体器件中制造多金属线的方法
公开(公告)号：KR100854898B1
公开(公告)日：2008-08-28
申请号：KR1020020037328
申请日：2002-06-29
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L21/768
摘要： 본 발명은 반도체 소자의 다층 배선 제조방법에 관한 것으로, 상부배선을 형성하기전에 하부배선 상에 선택적으로 희생 배리어층을 형성하여 이로 하여금 콘택영역 세정시 패턴측벽에 자기정렬(Self-aligned) 배리어층을 형성시킴으로써, 반도체 소자의 신뢰성을 향상시키고, 희생 배리어층의 삽입으로 불필요한 절연막층을 제거하여 전체 유전율을 줄여 RC 지연의 감소를 도모하는 반도체 소자의 다층 배선 제조방법을 개시한다.

다층 배선, 구리 배선, 희생 배리어층, RC 지연

4. 发明授权

KR100846569B1 ＭＥＭＳ 소자의 패키지 및 그 제조방법 有权
标题翻译： MEMS器件的封装及其制造方法
公开(公告)号：KR100846569B1
公开(公告)日：2008-07-15
申请号：KR1020060053624
申请日：2006-06-14
申请人： 매그나칩 반도체 유한회사
发明人： 표성규 , 김동준
IPC分类号： B81B7/02 , B81B7/00 , B81C1/00
CPC分类号： B81C1/00269 , B81B2207/012 , B81B2207/07 , B81C1/00238 , B81C2203/0109
摘要： 본 발명은 반도체 생산 공장의 일괄 공정에 적용할 수 있는 웨이퍼 레벨 패키지(Wafer Level Package; WLP)를 적용한 MEMS(Micro-Electro Mechanical Systems) 소자의 패키지 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 캡 웨이퍼와, 상기 캡 웨이퍼 상에 형성된 복수의 접합 범프와, 상기 복수의 접합 범프의 외측부에 정렬되어 형성된 복수의 정렬 범프와, 상기 복수의 정렬 범프와 대응되는 부위에 복수의 제1 외부 패드가 형성되어 상기 캡 웨이퍼와의 접합시 상기 정렬 범프와 상기 제1 외부 패드가 접합된 MEMS 소자용 웨이퍼를 포함하는 MEMS 소자의 패키지를 제공한다.
WLP(Wafer Level Package), MEMS(Micro-Electro Mechanical Systems)

5. 发明授权

KR100744600B1 반도체 소자의 금속배선 형성방법 有权
标题翻译：形成半导体金属布线的方法
公开(公告)号：KR100744600B1
公开(公告)日：2007-08-01
申请号：KR1020010083309
申请日：2001-12-22
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 기판상에 형성된 제1절연막내에 콘택홀을 형성하는 단계; 상기 콘택홀내에 금속배선층 패턴을 형성하는 단계; 상기 금속배선층 패턴 및 제1절연막상에 배리어막과 제2절연막을 순차로 형성하는 단계; 상기 전체 구조물을 열처리하는 단계; 및 상기 절연막과 배리어막내에 상기 금속배선층 패턴을 노출시키는 패드를 형성하는 단계를 포함하며, 배리어막으로 금속배선의 급격한 열전달을 억제함으로써 이종접합(금속과 산화막) 사이의 열팽창 차이를 감소시켜, 박막간의 응력에 기인한 결함생성을 억제하여 소자의 신뢰성을 개선할 수 있는 것이다.
摘要翻译：本发明包括形成在形成于一对的方法，以形成一个半导体器件，包括金属布线的第一绝缘膜的接触孔的步骤：半导体衬底; 在接触孔中形成金属互连层图案; 在金属布线层图案和第一绝缘膜上依次形成阻挡金属膜和第二绝缘膜; 热处理整个结构; 和通过抑制的快速热传递来降低异质结（金属和氧化膜）之间的热膨胀差，和绝缘膜和阻挡膜包括形成衬垫以暴露金属互连层图案，该金属线的阻挡膜，该膜可以抑制由于电极之间的应力引起的缺陷的产生，由此提高器件的可靠性。

6. 发明授权

KR100654037B1 이미지 센서 제조방법 失效
标题翻译： 이미지센서제조방법
公开(公告)号：KR100654037B1
公开(公告)日：2006-12-05
申请号：KR1020050133296
申请日：2005-12-29
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L21/28 , H01L27/146
摘要： A method for manufacturing an image sensor is provided to improve photo characteristics of the image sensor by enhancing transmissivity of light supplied to a light receiving region. A substrate(10) is defined with a light receiving region(A) and a metal line region(B). A first interlayer dielectric(11) with a trench corresponding to the metal line region of the substrate is formed thereon. A barrier metal(13) and a doped seed layer are sequentially formed along an upper surface of the resultant structure. A metal film for filling the trench is deposited on the resultant structure. A first metal line(15a) is formed by performing a planarizing process on the resultant structure. A buffer oxide layer(16) is formed thereon. A capping layer is formed at an interface between the buffer oxide layer and the first metal line by using a heat treatment. The capping layer contains predetermined ions. A second interlayer dielectric with a pattern hole for exposing partially the first metal line is formed on the buffer oxide layer. A second metal line is formed in the pattern hole.
摘要翻译：提供一种用于制造图像传感器的方法，以通过增强提供给光接收区域的光的透射率来改善图像传感器的光学特性。基板（10）由光接收区域（A）和金属线区域（B）限定。在其上形成具有对应于衬底的金属线区域的沟槽的第一层间电介质（11）。沿所得结构的上表面顺序形成阻挡金属（13）和掺杂种子层。用于填充沟槽的金属膜被沉积在所得到的结构上。第一金属线（15a）通过对所得到的结构执行平坦化处理而形成。缓冲氧化物层（16）形成在其上。通过使用热处理在缓冲氧化物层和第一金属线之间的界面处形成覆盖层。封盖层含有预定的离子。在缓冲氧化物层上形成具有用于部分暴露第一金属线的图案孔的第二层间电介质。第二金属线形成在图案孔中。

7. 发明公开

KR1020060110182A 엠아이엠 캐패시터의 형성방법 无效
标题翻译：形成金属绝缘体 - 金属电容器的方法
公开(公告)号：KR1020060110182A
公开(公告)日：2006-10-24
申请号：KR1020050032442
申请日：2005-04-19
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L27/108
CPC分类号： H01L28/84 , H01G4/33 , H01L28/75
摘要： A method for forming an MIM(Metal Insulator Metal) capacitor is provided to increase the surface area of a lower electrode by forming a convexo-concave portion on a buffer layer between first and second metallic films. A first metallic film(15) is deposited on a semiconductor substrate. A buffer layer is formed on the first metallic film. A heat treatment is performed on the resultant structure to form a convexo-concave portion(16a) on the buffer layer. A second metallic film(18) is formed along an upper surface of the resultant structure. A dielectric film(19) is formed on the second metallic film. An upper electrode(20) is then formed on the dielectric film.
摘要翻译：提供了一种用于形成MIM（金属绝缘体金属）电容器的方法，通过在第一和第二金属膜之间的缓冲层上形成凸凹部来增加下电极的表面积。第一金属膜（15）沉积在半导体衬底上。在第一金属膜上形成缓冲层。对所得到的结构进行热处理，以在缓冲层上形成凸凹部（16a）。沿所得结构的上表面形成第二金属膜（18）。在第二金属膜上形成电介质膜（19）。然后在电介质膜上形成上电极（20）。

8. 发明公开

KR1020060079318A 텅스텐 플러그와 구리배선간의 접촉저항을 감소시키는 방법 失效
标题翻译：用于降低钨电极与铜互连之间的接触电阻的方法
公开(公告)号：KR1020060079318A
公开(公告)日：2006-07-06
申请号：KR1020040117084
申请日：2004-12-30
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L21/28
CPC分类号： H01L21/76883 , H01L21/32135 , H01L21/76843 , H01L21/76871
摘要： 본 발명은 텅스텐 플러그와 구리배선간의 접촉저항을 감소시키는 방법에 관한 것으로서, 보다 상세하게는 반도체 기판상에 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 인위적인 키 홀(key hole)을 갖는 텅스텐 플러그를 형성한 뒤 일정크기의 키 홀이 표면에 노출될 수 있도록 CMP 하는 단계; 상기 텅스텐 플러그에 상부 금속배선을 형성하기 위하여 절연막을 증착하는 단계; 상기 텅스텐 플러그 상부의 절연막을 식각하여 형성된 패턴 내에서 텅스텐 플러그를 일정두께로 노출시켜 M 자형 텅스텐 플러그를 형성한 후 고온에서 열처리하는 단계; 상기 M자형 텅스텐 플러그의 노출된 부분을 Ar 스퍼터(Sputter) 식각하는 단계; 및 상기 M자형 텅스텐 플러그상에 배리어(barrier) 및 시드(seed)를 증착한 후 구리 금속배선을 형성하는 단계를 포함하는 텅스텐 플러그와 구리배선간의 접촉저항을 감소시키는 방법에 관한 것이다. 본 발명의 방법을 이용하면 텅스텐 플러그와 구리 박막과의 접촉면적을 크게 하여 동일한 디자인룰(design rule)에서도 종래의 방법보다 저항이 낮은 콘택을 형성할 수 있으며, 아울러 텅스텐 플러그 키홀의 단차피복성을 완화시킬 수 있는 장점이 있다.
접촉저항, 텅스텐 플러그, 금속배선

9. 发明公开

KR1020060070766A 반도체 소자의 금속 배선 형성 방법 无效
公开(公告)号：KR1020060070766A
公开(公告)日：2006-06-26
申请号：KR1020040109368
申请日：2004-12-21
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L21/3205
CPC分类号： H01L21/76877 , H01L21/02068 , H01L21/31122 , H01L21/3212 , H01L21/76807
摘要： 본 발명은, 반도체 기판 상부에 비아 홀과 금속 배선 트렌치를 포함하는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴 상부에 확산 장벽층과 제 1 시드층을 순차적으로 형성하는 단계, 상기 절연막 패턴 상부에 상기 비아 홀과 금속 배선 트렌치를 매립하는 제 1 금속층을 형성하는 단계, 제 1 CMP 공정을 실시하여 상기 확산 장벽층이 노출될 때까지 상기 제 1 금속층을 평탄화하는 단계, 상기 금속 배선 트렌치의 피트를 매립하는 제 2 금속층을 형성하는 단계 및 상기 절연막 패턴이 노출될 때까지 제 2 CMP 공정을 실시하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다. 본 발명에 의하면, 금속 배선 형성 과정에서 발생되는 금속 소실부나 금속 보이드를 제거함으로써 소자 신뢰성을 향상시킬 수 있다.
제 2 CMP 공정, 제 2 금속층, 피트

10. 发明授权

KR100567537B1 반도체 소자의 금속배선 형성방법 有权
标题翻译：在半导体器件中形成金属线的方法
公开(公告)号：KR100567537B1
公开(公告)日：2006-04-05
申请号：KR1020030074775
申请日：2003-10-24
申请人： 매그나칩 반도체 유한회사
发明人： 김동준
IPC分类号： H01L21/28
摘要： 본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 제1 금속배선이 형성된 제1 층간 절연막 상에 확산 방지막, 제2 층간절연막 및 캡핑막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 제1 금속배선이 노출되도록 상기 캡핑막, 제2 층간 절연막 및 확산 방지막을 패터닝하여 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 상기 제2 층간 절연막의 소정 표면이 노출되도록 상기 캡핑막, 제2 층간절연막의 소정 깊이를 패터닝하여 트렌치 패턴을 형성하는 단계, 상기 형성된 비아홀 및 트렌치 패턴이 형성된 결과물에 제1 세정 공정을 수행하여, 상기 비아홀의 입구 및 트렌치 패턴의 입구가 각각 넓어지도록 상기 비아홀 및 트렌치 패턴을 재형성하는 단계, 상기 재형성된 비아홀 및 트렌치 패턴에 제2 세정공정을 수행하는 단계 및 상기 제2 세정공정이 완료된 비아홀 및 트렌치 패턴에 확산 방지막 및 구리 시드층을 순차적으로 형성한 후 전기도금공정을 통해 구리층을 형성하여 비아 및 트렌치의 형성을 완료하는 단계를 포함한다.
금속 산화막, 듀얼 다마신 공정

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