专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

KR1019940700707A 메모리 시험장치 失效
公开(公告)号：KR1019940700707A
公开(公告)日：1994-02-23
申请号：KR1019930702827
申请日：1993-02-02
申请人： 가부시키가이샤 아드반테스트
发明人： 후지사키겐이치
IPC分类号： G06F12/16

2. 发明授权

KR100198521B1 어드레스 패턴 발생기 失效
标题翻译：地址模式发生器
公开(公告)号：KR100198521B1
公开(公告)日：1999-06-15
申请号：KR1019950025631
申请日：1995-08-21
申请人： 가부시키가이샤 아드반테스트
发明人： 이나가키도루 , 후지사키겐이치
IPC分类号： G01R31/3183 , G11C29/00
CPC分类号： G06F9/34 , G01R31/31813 , G01R31/31921 , G11C29/18 , G11C29/20
摘要： An address pattern generator for testing a semiconductor device, particularly, a synchronous DRAM (SDRAM) is disclosed. The address pattern generator can switch an interleave mode and a sequential mode of address generation for a SDRAM during a test process in real time and generates column addresses for the SDRAM by a Y address generation section alone. The address generator includes an address selector that selects and outputs from a lower Y address signal, a Z address signal, and an operation mode control signal, a conversion memory that outputs data based on a conversion table, a multiplexer that selects and outputs an output from the conversion memory and the lower Y address signal in accordance with a burst length control signal. In another aspect, the address pattern generator includes a counter that loads the lower address signal from the Y address generator section for the sequential mode while a fixed value for the interleave mode, an exclusive OR gate that receives an output signal of the counter to an input terminal and the lower address signal from the Y address generation section to the other input terminal, and a multiplexer that selects the output signal of the counter for the sequential mode and the output signal of the exclusive OR gate for the interleave mode.

3. 发明公开

KR1019970706507A 고속패턴발생방법및이방법을사용한고속패턴발생기 失效
公开(公告)号：KR1019970706507A
公开(公告)日：1997-11-03
申请号：KR1019970701975
申请日：1996-07-26
申请人： 가부시키가이샤 아드반테스트
发明人： 후지사키겐이치
IPC分类号： G01R31/3183
摘要： 종래와 동등의 속도로 동작하는 시퀀스 제어부를 사용하여 종래부터도 고속의 패턴신호를 발생시킬 수 있는 고속패턴발생방법과 이 방법을 실현하는 고속패턴발생기를 제공한다. 복수의 서브패턴발생부로부터 다상의 서브패턴을 발생시키고 이 다상의 서브패턴을 다중화회로로 1상씩 취출하여 다중화함으로써 시퀀스 제어부의 동작속도의 다중화수배의 속도의 고속패턴신호를 발생시킨다. 또한, 패턴발생기의 인스트럭션 메모리를 독특한 구성으로서 상기 고속패턴발생방법을 실현한다.

4. 发明授权

KR100271431B1 메모리 시험장치 失效
标题翻译：内存测试装置
公开(公告)号：KR100271431B1
公开(公告)日：2000-11-15
申请号：KR1019970047511
申请日：1997-09-18
申请人： 가부시키가이샤 아드반테스트
发明人： 후지사키겐이치
IPC分类号： G11C29/00
CPC分类号： G11C29/72 , G01R31/31935 , G11C29/44 , G11C29/56
摘要： 피시험 메모리와 동일한 메모리용량을 가지는 불량해석메모리로부터, 시험한 메모리의 불량 메모리 셀 정보를 판독하여, 불량 메모리 셀의 발생개수를 집계하는 처리를 단시간에 끝낼 수 있는 메모리 시험장치를 제공한다. 불량해석메모리의 메모리용량을 복수의 메모리블록에 세분화하여, 그 세분화된 각 메모리 블럭의 수와 같은 어드레스를 가지는 플래그 메모리를 설치하고, 각 메모리블록에 1개의 어드레스를 할당한다. 1개의 메모리 블럭에 페일이 발생했을 때에, 이 메모리블록과 대응하는 플래그 메모리의 어드레스에 페일정보인 논리「1」을 기입한다. 시험종료후, 플래그 메모리의 논리「1」이 기입되어 있는 어드레스를 검출하여, 이 검출한 어드레스와 대응하는 불량해석메모리의 메모리블록의 내부만을 판독하여 페일정보를 집계한다.

5. 发明授权

KR100208043B1 시험 패턴 발생기 失效
标题翻译：测试图形发生器
公开(公告)号：KR100208043B1
公开(公告)日：1999-07-15
申请号：KR1019960706234
申请日：1996-01-12
申请人： 가부시키가이샤 아드반테스트
发明人： 후지사키겐이치
IPC分类号： G11C29/00
CPC分类号： G01R31/31813 , G01R31/31919 , G01R31/31928 , G01R31/3193 , G11C29/36 , G11C29/56
摘要： 블록 기록 기능 시험을 고속으로 행할 수 있는 시험 패턴 발생기를 염가에 제공한다. 이를 위해, 제어 신호 발생부(15)로부터의 제1기록 신호에 의해, 데이터 발생부(13)로부터의 데이터 신호를 입력하는 데이터 레지스터(41)를 설치한다. 어드레스 발생부(12)에서 발생한 어드레스로부터 특정한 비트를 취출하는 어드레스 셀렉터(44)를 설치한다. 그리고, 제어 신호 발생부(15)로부터의 제2기록 신호에 의해, 지정된 영역으로 입력하는 마스크 데이터 레지스터 파일(42)을 설치한다. 제어 신호 발생부(15)로부터의 제3기록 신호에 의해, 지정된 영역으로 입력하는 기록 데이터 레지스터 파일(43)을 설치한다. 그리고, 상기 각 신호에 의해, 해당 데이터 레지스터(41)의 출력 데이터인지, 해당 데이터 발생기(13)의 출력 데이터인지를 합성 출력하는 데이터 포맷터(60)를 설치하여 시험 패턴 발생기를 구성한다.

6. 发明公开

KR1019990036346A 메모리시험장치 失效
公开(公告)号：KR1019990036346A
公开(公告)日：1999-05-25
申请号：KR1019980701014
申请日：1997-08-11
申请人： 가부시키가이샤 아드반테스트
发明人： 후지사키겐이치
IPC分类号： G11C29/00
摘要： 동작이 느린 DRAM을 사용하여 고속동작이 가능한 불량해석 메모리를 구성한다. 근접한 시험사이클에 있어서, 동일 어드레스가 다수회에 걸쳐서 액세스되는 경우에, 그 어드레스에 있어서 페일러가 발생하더라도 페일러데이터의 기록회수를 저감시키는 페일러데이터 압축부(13)를 설치하고, 이 페일러데이터 압축부에 의하여 페일러데이터의 기록회수를 저감시켜, 불량해석 메모리(FM)의 인터리브수를 저감시켜 적은 수의 메모리 소자에 의하여 불량해석 메모리를 구성한다.

7. 发明公开

KR1019980080448A 반도체 메모리 시험장치 无效
公开(公告)号：KR1019980080448A
公开(公告)日：1998-11-25
申请号：KR1019980009416
申请日：1998-03-19
申请人： 가부시키가이샤 아드반테스트
发明人： 사토신야 , 후지사키겐이치
IPC分类号： G11C29/00
摘要： 적은 메모리 용량으로 다수의 피시험 메모리의 페일러데이터를 격납할 수 있는 반도체 메모리 시험장치를 제공한다. m개의 불량해석 메모리 유니트(13
1 ∼13
m )의 각각에 인터리브 동작의 상수와 동수의 n개의 입력단자군 IN
1 ∼IN
n 을 설치하고 저속시험모드시에 입력단자군 IN
1 ∼IN
n 의 모두에게 저속페일러데이터 LFAL
l ∼LFAL
n 을 각각 입력한다. 한편, 각 불량해석 메모리유니트의 메모리 컨트롤부(MCON)에는 인터리브동작의 상수와 동수의 n개의 페일러포맷부 FLFO
1 ∼FLFO
n 을 설치하고, 이들 페일러포맷부 FLFO
1 ∼FLFO
n 을 통하여 각 메모리 블록(MBLK)의 n개의 뱅크 BNC#1∼BNC#n 에 저속페일러데이터 LFAL
1 ∼LFAL
n 을 각각 격납한다.

8. 发明授权

KR100104949B1 메모리 시험장치 失效
公开(公告)号：KR100104949B1
公开(公告)日：1996-09-18
申请号：KR1019930702827
申请日：1993-02-02
申请人： 가부시키가이샤 아드반테스트
发明人： 후지사키겐이치
IPC分类号： G06F12/16

9. 发明授权

KR1019960006486B1 메모리 시험장치 失效
标题翻译：记忆测试仪
公开(公告)号：KR1019960006486B1
公开(公告)日：1996-05-16
申请号：KR1019930702827
申请日：1993-02-02
申请人： 가부시키가이샤 아드반테스트
发明人： 후지사키겐이치
IPC分类号： G06F12/16
CPC分类号： G11C29/56 , G11C8/16 , G11C29/003 , G11C29/20 , G11C29/44
摘要： PCT No. PCT/JP93/00118 Sec. 371 Date Dec. 30, 1993 Sec. 102(e) Date Dec. 30, 1993 PCT Filed Feb. 2, 1993 PCT Pub. No. WO93/15462 PCT Pub. Date Aug. 5, 1993.A failure analysis memory (7) having main and sub failure analysis memories (7a, 7b) has two counters (C1, C2), a multiplexer (MUX), two registers (RG1, RG2)and a comparator 14. A value corresponding to the size of a column address of a memory under test (2) is set in the register (RG1) and a stop address is set in the register (RG2). Each time a SAM part (2b) of the memory under test sequentially outputs data in an address area specified by a transfer row address and a start address, one of the counters is incremented on a one-by-one basis from a start address set therein, and its count value is selected by the multiplexer (MUX) and output as a sub address signal (SA'). During this time, the other counter in the non-counting state loads therein a main address specifying data that a RAM part 2a transfers next. When the memory under test operates in a simple read/transfer mode or a split read/transfer mode, a column address in the output from the multiplexer (MUX) is compared by the comparator (14) with the value set in the register (RG1). When the memory under test operates in a stop control split read/transfer mode the column address is compared with the value set in the register (RG2). When coincidence is detected by the comparator (14), a controller (12) switches the counting and non-counting states of the counters (C1, C2).

10. 发明公开

KR1019960008339A 어드레스 패턴 발생기 失效
标题翻译：地址模式发生器
公开(公告)号：KR1019960008339A
公开(公告)日：1996-03-22
申请号：KR1019950025631
申请日：1995-08-21
申请人： 가부시키가이샤 아드반테스트
发明人： 이나가키도루 , 후지사키겐이치
IPC分类号： G01R31/3183 , G11C29/00
摘要： SDRAM의 버스트 길이를 시험중에 고체하고, 인터리브 모드와 순차적 모드를 시험중에 교체할 수 있고, 컬럼 어드레스를 Y어드레스 발생부 1개로 발생시키는 어드레스 발생기를 제공한다. 이 때문에, 하위 Y어드레스 신호(예를 들어 YO-2)와, Z어드레스 신호(예를 들어 ZO-2)와, 동작 모드 제어신호(예를 들어 CO)를 선택 출력하는 어드레스 셀렉터(40)를 설치하고, 일정한 변환 테이블 내용을 출력하는 변환 메모리(50)를 설치한다. 그리고, 해당 변환 메모리(50)의 출력(BO-2)과, 하위 Y어드레스 신호(YO-2)를, 버스트길이 제어신호(예를들어 BSO-2)에 따라서, 선택 출력하는 멀티플렉서(60)를 설치하여 구성한다. 다른 실시예로서, 카운터(91)를 설치하여 배타적 논리화 게이트(93)를 설치하고, 각 출력 신호를 선택하는 멀티플렉서(94)를 설치하여 구성해도 좋다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式