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1. 发明授权

KR100712087B1 반도체메모리장치및그제조방법 失效
标题翻译：半导体存储器件和制造方法
公开(公告)号：KR100712087B1
公开(公告)日：2008-01-22
申请号：KR1019980041320
申请日：1998-10-01
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 스나미히데오 , 이토기요오 , 시마다도시카즈 , 나카자토가즈오 , 미즈타히로시
IPC分类号： H01L27/11
摘要： 반도체기판상에 형성된 반도체메모리장치 및 그 제조방법에 관한 것으로서, 장기 기억유지특성이 우수한 특성과 고속이고 안정한 RAM동작을 아울러 갖는 반도체메모리장치 및 그 제조방법을 제공하기 위해서, 반도체기판상에 형성된 트랜지스터의 게이트를 기억노드로 하고, 이 기억노드에 접속된 다층의 반도체영역과 배리어절연막의 구조에 있어서, 배리어절연막을 통해 전하의 라이트와 소거 또는 그의 한쪽을 실행하는 구성으로 하였다.
이것에 의해, 장기 기억특성이 우수하다는 특성과 고속이고 안정한 RAM동작을 아울러 갖는 소위 "불휘발성 RAM"을 제공한다는 효과가 얻어진다.

2. 发明授权

KR100520015B1 제어가능한전도디바이스 失效
公开(公告)号：KR100520015B1
公开(公告)日：2006-04-21
申请号：KR1019980005279
申请日：1998-02-20
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 나카자토가즈오 , 미즈타히로시 , 시마다도시카즈 , 스나미히데오 , 이토기요오 , 데시마다츠야 , 미네도시유키 , 야마구치겐
IPC分类号： H01L29/423
摘要： 메모리 또는 트랜지스터구조에 사용되는 제어가능한 콘덕션디바이스(전도디바이스)에 관하여 특히, 개량된 저감전류특성을 갖는 제어가능한 전도디바이스에 관한 것으로서, 전도디바이스를 보다 한층 소형화하고 누설전류의 문제를 더욱 경감시키기 위해서 측벽과 정상부표면을 갖는 직립필러구조와 이 필러구조의 측벽을 따른 사이드게이트구조를 구비하고, 직립필러구조는 비교적 도전성 재료의 영역과 비도전성 재료의 영역을 갖고, 제1 상태에서는 필러구조를 통과해서 전하캐리어흐름이 발생가능하고, 제2 상태에서는 그들 영역이 필러구조를 통과하는 전하캐리어흐름을 저지하는 터널장벽구성을 나타내고, 사이드게이트구조는 측벽을 거쳐서 필러구조에 전계를 인가하는 것에 의해 그 전기전도도를 제어하도록 구성하였다.
이렇게 하는 것에 의해서, 전도디바이스를 한층 소형화할 수 있음과 동시에 누설전류의 문제가 더욱 경감되고, 또 디바이스의 사이즈를 현저히 축소할 수 있다는 효과가 얻어진다.

3. 发明公开

KR1020030084823A 반도체메모리장치 및 그 제조방법 失效
公开(公告)号：KR1020030084823A
公开(公告)日：2003-11-01
申请号：KR1020030067673
申请日：2003-09-30
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 스나미히데오 , 이토기요오 , 시마다도시카즈 , 나카자토가즈오 , 미즈타히로시
IPC分类号： H01L27/11
CPC分类号： B82Y10/00 , H01L27/108
摘要： 반도체기판상에 형성된 반도체메모리장치 및 그 제조방법에 관한 것으로서, 장기 기억유지특성이 우수한 특성과 고속이고 안정한 RAM동작을 아울러 갖는 반도체메모리장치 및 그 제조방법을 제공하기 위해, 기판; 기판상에 형성된 제1 트랜지스터; 기판상에 형성된 전기적 절연층 및; 전기적 절연층상에 형성되고 또한 게이트에 인가되는 외부바이어스의 제어하에서 전하캐리어가 기판에 대해 실질적으로 수직으로 통과하는 전하캐리어 경로를 갖는 제2 트랜지스터를 포함하고, 제1 트랜지스터 및 상기 제2 트랜지스터의 적어도 일부분은 서로 중첩하는 구성으로 하였다.
이것에 의해, 장기 기억특성이 우수하다는 특성과 고속이고 안정한 RAM동작을 아울러 갖는 소위 "불휘발성 RAM"을 제공한다는 효과가 얻어진다.

4. 发明公开

KR1019980071678A 반도체장치 失效
公开(公告)号：KR1019980071678A
公开(公告)日：1998-10-26
申请号：KR1019980005898
申请日：1998-02-25
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 이토기요오 , 미즈노히로유키
IPC分类号： H01L21/8232
摘要： 일반적으로 반도체장치에 관한 것으로서, 낮은 임계값전압의 MOSFET를 포함하는 CMOS회로의 전원인가시 또는 전원차단시에 발생하는 래치업을 저지하기 위해, 임계값전압이 각각 0. 5V이하인 여러개의 MOSFET를 갖는 CMOS회로, CMOS회로의 여러개의 MOSFET의 각각의 웰에 웰전압을 인가하는 웰전압 인가수단 및 CMOS회로에 전원전압을 인가하는 전원전압 인가수단을 포함하고, 웰전압 인가수단이 웰전압을 인가한 후 전원전압 인가수단이 전원전압을 인가하는 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해, 고속이고 저소비전력이이며 또한 동작이 안정한 CMOS회로 및 그것에 의해 구성된 CMOS LSI칩 및 반도체장치를 실현할 수 있다는 효과가 얻어진다.

5. 发明授权

KR100712089B1 반도체메모리장치 및 그 제조방법 失效
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR100712089B1
公开(公告)日：2007-05-02
申请号：KR1020030067673
申请日：2003-09-30
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 스나미히데오 , 이토기요오 , 시마다도시카즈 , 나카자토가즈오 , 미즈타히로시
IPC分类号： H01L27/11
CPC分类号： B82Y10/00 , H01L27/108
摘要： 반도체기판상에 형성된 반도체메모리장치 및 그 제조방법에 관한 것으로서, 장기 기억유지특성이 우수한 특성과 고속이고 안정한 RAM동작을 아울러 갖는 반도체메모리장치 및 그 제조방법을 제공하기 위해, 기판; 기판상에 형성된 제1 트랜지스터; 기판상에 형성된 전기적 절연층 및; 전기적 절연층상에 형성되고 또한 게이트에 인가되는 외부바이어스의 제어하에서 전하캐리어가 기판에 대해 실질적으로 수직으로 통과하는 전하캐리어 경로를 갖는 제2 트랜지스터를 포함하고, 제1 트랜지스터 및 상기 제2 트랜지스터의 적어도 일부분은 서로 중첩하는 구성으로 하였다.
이것에 의해, 장기 기억특성이 우수하다는 특성과 고속이고 안정한 RAM동작을 아울러 갖는 소위 "불휘발성 RAM"을 제공한다는 효과가 얻어진다.
기억노드, 센스선, 배리어, 소스-드레인경로, 트랜지스터

6. 发明授权

KR100443102B1 빈도체집적회로장치와그동작방법 失效
公开(公告)号：KR100443102B1
公开(公告)日：2004-10-20
申请号：KR1019960068470
申请日：1996-12-20
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 노다히로마사 , 아오키마사카즈 , 이데이요지 , 가지가야가즈히코 , 나가시마오사무 , 이토기요오 , 호리구치마사시 , 사카타다케시
IPC分类号： G11C11/407
CPC分类号： G11C5/14 , G11C5/147 , G11C11/4074 , H03K19/0016
摘要： A dynamic RAM is divided into an input circuit block responsive to an input signal supplied from an external terminal, inclusive of an operation start signal, an internal circuit block activated in response to the signal inputted from the input circuit block, and an output circuit block for outputting a signal outputted from the internal circuit block to an external terminal. A plurality of switch MOSFETs are provided in parallel form between a power line for applying an operating voltage supplied from an external terminal and an internal power line for a first circuit portion in the internal circuit block, which does not need a storage operation upon its non-operating state. Further, the switch MOSFETs are stepwise turned on in response to controls signals produced by delaying a start signal supplied through the input circuit block in turn, so as to perform the supply of each operating voltage.
摘要翻译：动态RAM被分成响应于从外部端子提供的输入信号的输入电路块，包括操作开始信号，响应于从输入电路块输入的信号而被激活的内部电路块，以及输出电路块用于将从内部电路块输出的信号输出到外部端子。在用于施加从外部端子提供的工作电压的电源线和用于内部电路块中的第一电路部分的内部电源线之间以并联形式提供多个开关MOSFET，其不需要存储操作操作状态。此外，开关MOSFET响应于通过延迟通过输入电路模块提供的开始信号而产生的控制信号而逐步导通，以便执行每个工作电压的供应。

7. 发明授权

KR100442592B1 신호의 스윙을 저감하는 ＣＭＯＳ회로 失效
公开(公告)号：KR100442592B1
公开(公告)日：2004-08-02
申请号：KR1020020043102
申请日：2002-07-23
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 나카고메요시노부 , 이토기요오 , 다케우치간
IPC分类号： H03K19/0948
摘要： PURPOSE: A CMOS circuit reducing swing of a signal is provided which is appropriate for low voltage operation by reducing signal loss of a transmission gate. CONSTITUTION: The first MOS transistor(TN70,TN71) has a source-drain path between the first node and the second node, and has the first threshold voltage by an input signal inputted to the first node and transmission-gated. And the second MOS transistor(TP70,TP71) has a gate connected to the second node, and a source connected to a power supply potential and a drain as a signal output node, and has the second threshold voltage having a higher absolute value than the first threshold voltage. A sub threshold current of the first MOS transistor flows when a voltage between the gate and the source is 0 V.

8. 发明授权

KR100375428B1 반도체기억장치 및 그 제조방법 失效
标题翻译： 반도체기억장치및그제조방법
公开(公告)号：KR100375428B1
公开(公告)日：2003-05-17
申请号：KR1019980703524
申请日：1996-11-14
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 기무라신이치로 , 야마나카도시아키 , 이토기요오 , 사카타다케시 , 세키구치도모노리 , 마츠오카히데유키
IPC分类号： H01L21/8242
CPC分类号： H01L27/10852 , H01L27/108 , H01L27/10814 , H01L27/10817 , H01L27/10882 , H01L27/10885 , H01L27/10894 , H01L27/10897 , H01L27/11502 , H01L27/11507 , H01L28/90
摘要： A capacitor consisting of a storage electrode (19), a capacitor dielectric film (20) and a plate electrode (21) is formed in a trench formed through dielectric films (6, 8, 10 and 12) stacked on a semiconductor substrate (1) and buried wiring layers (9 and 11) are formed under the capacitor. As the capacitor is formed not in the semiconductor substrate but over it, there is room in area in which the capacitor can be formed and the difficulty of forming wiring is reduced by using the wiring layers (9 and 11) for a global word line and a selector line.As the upper face of an dielectric film (32) which is in contact with the lower face of wiring (34) in a peripheral circuit area is extended into a memory cell area and is in contact with the side of the capacitor (33), step height between the peripheral circuit area and the memory cell area is remarkably reduced.
摘要翻译：在通过层叠在半导体衬底（1）上的介电膜（6,8,10和12）形成的沟槽中形成由存储电极（19），电容器介电膜（20）和平板电极（21））和埋置布线层（9和11）形成在电容器下面。由于电容器不是形成在半导体衬底上，而是形成在半导体衬底上，所以在形成电容器的区域中存在空间，并且通过使用用于全局字线的布线层（9和11）来减少形成布线的困难，并且选择线。由于外围电路区域中的与布线（34）的下表面接触的电介质膜（32）的上表面延伸到存储单元区域并且与电容器的侧面接触（33）时，外围电路区域和存储单元区域之间的台阶高度显着减小。

9. 发明授权

KR100311981B1 내부전압 발생회로를 구비하는 반도체장치 失效
公开(公告)号：KR100311981B1
公开(公告)日：2001-11-07
申请号：KR1020000080104
申请日：2000-12-22
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 와타나베다카오 , 호리료이치 , 기츠카와고로 , 가와지리요시키 , 가와하라다카유키 , 이토기요오
IPC分类号： G11C11/40
摘要： PURPOSE: A semiconductor device with an internal power supply is provided to improve stability and reliability by protecting the electrical characteristics notwithstanding deviation or variation in the condition of the fabrication process condition and the operating condition. CONSTITUTION: A semiconductor integrated circuit comprises a semiconductor chip(1), a power supply terminal(Vcc) provided on the semiconductor chip for receiving a voltage from an external power supply source, an internal circuit(2) provided on the semiconductor chip, a power supply circuit provided on the semiconductor chip for transforming an external power supply voltage received from the power supply terminal for supplying a source voltage resulting from the voltage transformation to the internal circuit, and a control circuit(3) provided on the semiconductor chip for controlling the power supply circuit.

10. 发明授权

KR100174818B1 반도체장치 失效
标题翻译：用于低电压运行的大规模集成电路
公开(公告)号：KR100174818B1
公开(公告)日：1999-04-01
申请号：KR1019980014893
申请日：1998-04-27
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 에토쥰 , 이토기요오 , 가와지리요시키 , 나카고메요시노부 , 구메에이지 , 다나카히토시
IPC分类号： G11C11/21
摘要： 광범위한 전원전압과 전원의 종류에 대응할 수 있는 전압변환회로가 미세한 소자로 구성된 고집적의 반도체장치에 관한 것으로서, 넓은 범위의 전원전압의 변동에 대해서도 일정한 동작속도로 동작하는 대규모 집적회로를 제공하기 위해, 제1 전압에서 동작하는 제1 회로블럭과 제1 전압보다 큰 제2 전압에서 동작하는 제2 회로블럭을 갖고, 제2 회로블럭은 여러개의 논리회로를 포함하고, 여러개의 논리회로의 각각은 2 전압 사이에 소오스-드레인경로가 직렬로 접속된 제1 도전형의 제1 MISFET, 제1 도전형의 제2 MISFET, 제2 도전형의 제3 MISFET 및 제2 도전형의 제4 MISFET를 포함하고, 제2 MISFET의 게이트에는 제2 전압의 하이레벨보다 작은 레벨을 갖는 제1 바이어스전압이 공급됨과 동시에 제3 MISFET의 게이트에는 제2 전압의 로우레벨보다 큰 레벨을 갖는 제2 바� �어스전압이 공급되는 구성으로 한다.
이러한 구성으로 하는 것에 의해, 보다 낮은 전원전압에서도 속도성능을 현저하게 저해하지 않고 동작하는 메모리회로를 제공할 수 있어 배터리백업을 메모리나 전지동작용 메모리로서 사용할 수 있고, 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적당하게 사용하는 것에 의해 고속이고 저소비전력의 LSI를 제공할 수 있다는 효과가 얻어진다.

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