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    • 1. 发明授权
    • DCT 베이스 기술을 사용하여 압축된 정보를 기억함에 의해 압축 해제에 필요한 메모리를 감축하는 방법 및 이 방법을 구현하기 위한 디코더
    • KR100781629B1
    • 2008-11-18
    • KR1019970065222
    • 1997-12-02
    • 에스티 마이크로일렉트로닉스, 인코포레이티드
    • 오웬제퍼슨유진발라크리쉬난제옌드란
    • H04N19/426H04N19/625
    • DCT 베이스 기술을 사용하여 압축포맷으로 프레임을 기억함에 의해 압축된 프레임의 압축해제에 필요한 메모리를 감축하는 방법과 이러한 방법을 구현하기 위한 디코더가 개시된다. 디코더는 파서(Parser)를 갖는 디코더 모듈, 블럭 디코더 모듈 및 모션 보상엔진을 포함한다. 디코더 모듈은 출력이 메모리에 접속된 DCT 인코더 모듈에 접속되어 있다. 디코더는 또한 기억된 DCT 디코더 모듈을 포함하며, 이 DCT 디코더 모듈은 입력이 메모리에 접속되고, 제1출력이 모션 보상모듈에 접속되며, 제2출력은 디코더의 출력으로서 기능을 한다.
      작동에 있어서, 압축 프레임의 모션 보상 압축해제에 필요한 임의의 예측 프레임이 기억된 DCT 디코더 모듈에서 압축해제된다. 압축된 프레임은 DCT 인코더 모듈에서 압축되어 재압축된 프레임을 얻는다. 압축해제된 프레임은 DCT 인코더 모듈에서 압축되어 재압축된 프레임을 얻는다. 재압축된 프레임은 그후 메모리에 기억된다. DCT 이용 디코더에서 이것은 단지 P 및 S 프레임과 같은 화상간 예측에러를 갖는 프레임에 대해서만 수행된다. I 프레임과 같이 화상간 예측에러를 갖지 않는 프레임은 대부분의 디코더 모듈과 모든 DCT 인코더 모듈을 바이패스할 수 있다. 압축된 프레임은 압축해제 및 재압축되는 것 없이 메모리에 기억될 수 있다. 임의의 프레임이 디스플레이되어야 할때 그들은 기억된 DCT 디코더 모듈에서 압축해제 된다. DCT 기술을 사용하여 엔코딩된 압축된 프레임의 디지탈 표시방식은 압축해제된 프레임의 디지탈 표현방식 보다 휠씬 더 작으며, 압축해제된 프레임 보다 메모리 내에 더적은 룸을 필요로 한다. 다른 프레임의 디코딩에 사용되거나 또는 디스플레이되는 프레임을 압축된 포맷으로 기억되기 때문에 디코더는 더적은 메모리를 필요로 한다. 필요한 메모리의 감축으로 인하여 메모리는 더 작게 될 수 있고 디코더에 매입될 수 있게 된다.
      본 발명의 다른 실시예에서는 디코더가 DCT 베이스 기술을 이용하여 프레임을 디코딩할때 기억된 DCT 디코더 모듈은 삭제될 수 있고 디코더 모듈에 포함된 DCT 디코더 모듈은 DCT 디코더 모듈이 다음의 두가지 기능을 만족스럽게 수행할 정도로 충분히 빠르게 동작하는 경우 압축된 프레임을 압축해제하고 모션 보상엔진에 요구되는 프레임을 압축해제하는데 사용될 수 있다.
    • 4. 发明授权
    • 테스트 모드 진입을 위해 복수의 클럭킹을 가진 반도체 메모리
    • 具有用于测试模式进入的多个时钟的半导体存储器
    • KR100205445B1
    • 1999-07-01
    • KR1019910014157
    • 1991-08-13
    • 에스티 마이크로일렉트로닉스, 인코포레이티드
    • 데비드챨스맥쿠루우토마스알렌쿠커
    • G11C29/00
    • G11C29/46G01R31/31701
    • 정상 동작 모드와 특별 동작 모드(즉, 특별 테스트 모드)를 가진 집적 회로가 개시되어 있다. 특별 테스트 모드는, 어느 단자에 단일의 과전압 출현에 의해서 동작되기보다는, 복수의 과전압 출현과 같은 일련의 신호에 의해서 동작됨으로써, 잡음이나 회로에 대한 전력 강화 및 전력 상승등으로 인하여 비의도적으로 특별 테스트 모드에 진입할 가능성은 감소된다. 하나의 특별 테스트 모드를 동작시키기 위한 본 발명의 회로는 일련의 D-플립플롭을 포함하는데, 이들의 각각은 다른 단자에 인가되는 특정 논리 레벨과 함께 과전압 조건의 검출시에 클럭킹 되며, 복수의 특별 테스트 모드를 동작시키고자 하는 경우에는 복수의 플립플롭 시리즈를 설치하면 된다. 다른 하나의 특징으로서 회로의 전력 상승기간에 상기 테스트 모드에의 진입을 폐쇄하는 전력-온 리세트 회로가 설치되어 있다. 테스트 모드의 진입에 관한 승인은 출력 단자에서 "저" 임피던스가 나타나는 것에 의해 이루어지며, 이 동안에 회로는 동작되지 않는다. 회로의 칩 동작 상태에서는 회로는 테스트 모드에서 벗어나게 된다. 일단 테스트 모드에 진입한 상태에서는, 회로의 출력 동작 단자는 칩 동작 기능을 제공할 수 있게 된다.
    • 5. 发明公开
    • SRAM 구조를 위한 레이아웃
    • SRAM结构的布局
    • KR1019980087485A
    • 1998-12-05
    • KR1019980019634
    • 1998-05-29
    • 에스티 마이크로일렉트로닉스, 인코포레이티드
    • 챈찌우치우
    • H01L27/11
    • SRAM 구조를 위한 레이아웃이 제공되어 있다. 이 레이아웃은 SRAM셀을 형성하기 위해, 제 2 축적 트랜지스터에 교차 결합된 제 1 축적 트랜지스터를 포함한다. 제 1 및 제 2 축적 트랜지스터의 소스 영역은 기판내 공통 영역에 형성되어 보다 컴팩트하고 조밀한 어레이를 제공한다. 상기 메모리셀은 또한, 적절한 데이터 축적 노트(notes)에 적절히 결합된 제 1 액세스 트랜지스터 및 제 2 액세스 트랜지스터를 포함한다. 축적 트랜지스터 및 액세스 트랜지스터의 게이트 전극은 거의 서로 평행하여, 동작 특성 및 레이아웃 효율에 있어서 이점을 제공한다. 채널 영역 또한 게이트 전극에 정확히 수직이고 그들 각각의 트랜지스터에 대해 서로 평행하여, 상기와 유사한 이점을 얻는다. 상기 메모리셀은 낮은 가로세로비, 바람직하게는 1.2 미만의 가로세로비를 갖도록 설계되어 있다. 단일 금속선이 공통 소스 영역과의 두 접촉부를 가져 메모리셀을 지속적으로 접지시키고 때때로 발생하는 표유 및 기생 전류를 제거한다. 동일한 금속 소스선 또한 P웰에 접속되어, 소스 영역 및 P웰이 항상 동일한 전압을 유지하도록 하고 P웰 바운스를 방지한다.