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1. 发明授权

KR101490018B1 반도체 기억 장치 및 그 구동 방법 有权
标题翻译：半导体存储器件和驱动半导体存储器件的方法
公开(公告)号：KR101490018B1
公开(公告)日：2015-02-04
申请号：KR1020130031641
申请日：2013-03-25
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 오가와히로유끼
IPC分类号： G11C7/10 , G11C5/14 , G11C16/06 , H01L27/115
CPC分类号： G11C16/0408 , G11C16/0483 , G11C16/10 , G11C16/3418
摘要： 본 발명의 과제는, 디스터브 스트레스를 완화한 보다 신뢰성이 높은 반도체 기억 장치 및 그 구동 방법을 제공하는 것이다. 반도체 기판 내에 형성된 제1 및 제2 N웰과, 제1 및 제2 N웰 내에 각각 형성된 제1 및 제2 P형 메모리 트랜지스터와, 제1 P형 메모리 트랜지스터의 드레인 및 제2 P형 메모리 트랜지스터의 드레인에 접속된 비트선을 갖는 반도체 기억 장치에 있어서, 제1 P형 메모리 트랜지스터에의 기입 시, 제1 비트선에 제1 전압을 인가하고, 제1 N웰에 제2 전압을 인가하고, 제2 N웰에 제2 전압보다도 낮은 제3 전압을 인가한다.

2. 发明公开

KR1020150006348A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150006348A
公开(公告)日：2015-01-16
申请号：KR1020140078816
申请日：2014-06-26
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 야스다마꼬또 , 에마다이지 , 호리미쯔아끼 , 후지따가즈시
IPC分类号： H01L29/78 , H01L21/31
CPC分类号： H01L27/088 , H01L21/26506 , H01L21/26513 , H01L21/28202 , H01L21/823892 , H01L27/0207 , H01L27/092 , H01L27/1104 , H01L29/1083 , H01L29/665 , H01L29/6659 , H01L29/7833 , H01L29/7812
摘要： 본 발명은 소자 분리 절연막에 있어서의 보이드의 발생을 억제한다. 반도체 장치는, 기판과, 상기 기판 내에 형성되고, 제1 폭의 제1 영역 및 상기 제1 폭보다도 굵은 제2 폭의 제2 영역을 갖고, 제1 방향으로 연장되는 제1 활성 영역과, 상기 기판 내에 형성되고, 상기 제1 활성 영역의 상기 제2 영역과 병행하여 연장되는 제2 활성 영역과, 상기 기판에 형성되고, 상기 제1 활성 영역 및 상기 제2 활성 영역의 각각을 획정하는 소자 분리 절연막을 구비하고, 상기 제1 활성 영역의 상기 제2 영역 또는 상기 제2 활성 영역은, 평면에서 보아 상기 제1 방향과 교차하는 제2 방향을 향해 오목해지는 오목 형상을 갖는다.
摘要翻译：本发明抑制在器件隔离绝缘层上产生空隙。半导体器件包括：衬底; 形成在基板上的第一有源区包括第一宽度的第一区域和具有比第一宽度宽的第二宽度并沿第一方向延伸的第二区域; 第二有源区，其形成在所述衬底上并且平行于所述第一有源区的所述第二区延伸; 以及形成在基板上并且限定第一有源区和第二有源区中的每一个的器件隔离绝缘层。第一有源区域或第二有源区域的第二区域具有在平面图上沿着第一方向的第二方向上凹入的凹形形状。

3. 发明授权

KR101447777B1 아날로그 디지털 변환기 有权
标题翻译：模拟数字转换器
公开(公告)号：KR101447777B1
公开(公告)日：2014-10-08
申请号：KR1020120071605
申请日：2012-07-02
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 노자키다케시
IPC分类号： H03M1/12
CPC分类号： H03M1/12 , H03M1/0626 , H03M1/0836 , H03M1/1215
摘要： 아날로그 입력 신호에 대한 주파수의 제한을 억제한 백그라운드 캘리브레이션을 행하는 ADC와 그 보정 회로를 제공한다.
아날로그 입력 신호를 샘플링 주파수(이하 fs)로 샘플링하여 디지털 출력 신호로 변환하는 ADC로서, 아날로그 입력 신호를 타임 인터리브로 디지털 출력 신호로 변환하는 N개의 아날로그 디지털 변환(이하 ADC) 채널과, N개의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 생성하는 채널 합성기와, N개의 ADC 채널의 하나 이상의 출력에 설치된 적응 필터와, 디지털 출력 신호에 따라서 상기 적응 필터의 계수를 생성하는 보정 회로를 가지며, 보정 회로는, 디지털 출력 신호에 포함되는 아날로그 입력 신호 성분과 오차에 대응하는 이미지 신호 성분 중, 이미지 신호 성분의 직류 성분을 연산하고, 직류 성분에 기초하여 상기 직류 성분이 억제되도록 상기 계수를 연산한다.

4. 发明授权

KR101383618B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101383618B1
公开(公告)日：2014-04-10
申请号：KR1020107020831
申请日：2008-03-31
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 도리이사토시
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11568 , G11C16/0433 , H01L27/0207 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11565 , H01L29/7881
摘要： 애벌란시 기입이 가능한 메모리 셀 어레이를 구비한 반도체 장치를 제공한다. 제 1 메모리 트랜지스터(MT)와 제 1 선택 트랜지스터(ST)를 갖는 제 1 메모리 셀(MC)과, 제 2 메모리 트랜지스터(MT)와 제 2 선택 트랜지스터(ST)를 갖는 제 2 메모리 셀(MC)과, 제 1 메모리 트랜지스터(MT)의 게이트 전극과 제 2 선택 트랜지스터(MT)의 게이트 전극에 전기적으로 접속된 제 1 워드선(WL1)과, 제 2 메모리 트랜지스터(MT)의 게이트 전극과 제 1 선택 트랜지스터(ST)의 게이트 전극에 전기적으로 접속된 제 2 워드선(WL2)과, 제 1 메모리 트랜지스터(MT)의 소스 영역과 제 2 메모리 트랜지스터(MT)의 소스 영역에 전기적으로 접속된 소스선(SL)을 가진다.
摘要翻译：提供了具有能够以雪崩写入的存储单元阵列的半导体器件。具有第一存储器晶体管MT和第一选择晶体管ST的第一存储器单元MC以及具有第二存储器晶体管MT和第二选择晶体管ST的第二存储器单元MC，和存储晶体管（MT）的栅电极和第二选择晶体管（MT）的第一字线（WL1）和第二存储晶体管（MT）和电连接到所述第一栅极电极的第一栅极电极电连接到选择晶体管ST的栅极的第二字线WL2和电连接到第一存储晶体管MT的源极区域和第二存储晶体管MT的源极区域的源电极，它具有（SL）。

5. 发明公开

KR1020130125711A 반도체 기억 장치 및 그 구동 방법 有权
标题翻译：半导体存储器件和驱动半导体存储器件的方法
公开(公告)号：KR1020130125711A
公开(公告)日：2013-11-19
申请号：KR1020130031641
申请日：2013-03-25
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 오가와히로유끼
IPC分类号： G11C7/10 , G11C5/14 , G11C16/06 , H01L27/115
CPC分类号： G11C16/0408 , G11C16/0483 , G11C16/10 , G11C16/3418 , G11C7/10
摘要： The present invention provides a semiconductor memory device and an operating method thereof which are more reliable and improve disturb stress. The semiconductor memory device includes a first and second N wells formed on a semiconductor board, a first and second P-type memory transistors formed in the N wells respectively, and a bit line connected to drains of the first and second P-type memory transistors. For writing in the first P-type memory transistor, a first voltage is applied to a first bit line, a second voltage is applied to the first N well, and a third voltage lower than the second voltage is applied to the second N well.
摘要翻译：本发明提供了一种更可靠和改善干扰应力的半导体存储器件及其操作方法。半导体存储器件包括形成在半导体板上的第一和第二N阱，分别形成在N个阱中的第一和第二P型存储晶体管，以及连接到第一和第二P型存储晶体管的漏极的位线。为了在第一P型存储晶体管中写入，将第一电压施加到第一位线，将第二电压施加到第一N阱，并且将低于第二电压的第三电压施加到第二N阱。

6. 发明公开

KR1020130085975A 전기 퓨즈 有权
标题翻译：电保险丝
公开(公告)号：KR1020130085975A
公开(公告)日：2013-07-30
申请号：KR1020130004907
申请日：2013-01-16
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 아리무라가즈요시 , 오노아키히코 , 이시다마사시
IPC分类号： H01L27/04
CPC分类号： H01H85/055 , H01H85/0039 , H01H85/46 , H01L23/5256 , H01L23/5258 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: An electrical fuse is provided to curb a glow-back phenomenon in between the ends of a cut unit or in between conductors suppressing expansion of a melted wiring unit. CONSTITUTION: A coductive body (22) is formed on an upper surface of an insulation body (21) of a semiconductor device (10). The conductive body contains a wiring unit (22a), a first terminal unit (22b), and a second terminal unit (22c). the wiring unit is extended along with a certain direction (a first direction ). The first terminal unit and the secod terminal unit are formed at both ends of the wiring unit and formed to be thicker than the wiring unit. A cover film (25) is formed on the wiring unit and has high tensile strength.
摘要翻译：目的：提供电熔丝以遏制切割单元两端之间或导体之间的回火现象，抑制熔化的接线单元的膨胀。构成：在半导体器件（10）的绝缘体（21）的上表面上形成有代数体（22）。导电体包含布线单元（22a），第一端子单元（22b）和第二端子单元（22c）。布线单元沿着一定方向（第一方向）延伸。第一端子单元和第二端子单元形成在布线单元的两端，并且形成为比布线单元更厚。覆盖膜（25）形成在布线单元上并具有高拉伸强度。

7. 发明公开

KR1020130064009A 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020130064009A
公开(公告)日：2013-06-17
申请号：KR1020120129202
申请日：2012-11-15
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 왕웬셍
IPC分类号： H01L21/8246 , H01L27/105
CPC分类号： H01L27/11507 , H01L21/02197 , H01L21/02356 , H01L21/28568 , H01L21/3213 , H01L28/55 , H01L28/56 , H01L28/65 , H01L28/75
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to form a first conductive metal oxide layer on a transition metal oxide material layer without expositing the transition metal oxide material layer to the atmosphere. CONSTITUTION: A conductive layer is formed on a semiconductor substrate(S1). A first ferroelectric layer is formed on the conductive layer(S2). The first ferroelectric layer is annealed(S3). A second ferroelectric layer is formed on the first ferroelectric layer(S4). A transition metal oxide material layer is formed on the second ferroelectric layer(S5). A first conductive metal oxide layer is formed on the transition metal oxide material layer(S6). The second ferroelectric layer is annealed(S7). A second conductive metal oxide layer is formed on the first conductive metal oxide layer(S8). [Reference numerals] (AA) Start; (BB) End; (S1) Form a conductive layer(31); (S2) Form a first ferroelectric layer(32); (S3,S7) Crystallization annealing; (S4) Form a second ferroelectric layer(33); (S5) Form a transition metal oxide material layer(35); (S6) Form a first conductive metal oxide layer(35); (S8) Form a second conductive metal oxide layer(36)
摘要翻译：目的：提供一种用于制造半导体器件的方法，以在过渡金属氧化物材料层上形成第一导电金属氧化物层，而不将过渡金属氧化物材料层显露在大气中。构成：在半导体衬底上形成导电层（S1）。在导电层（S2）上形成第一铁电层。第一铁电层退火（S3）。在第一铁电层上形成第二铁电层（S4）。在第二铁电体层上形成过渡金属氧化物材料层（S5）。在过渡金属氧化物材料层上形成第一导电金属氧化物层（S6）。对第二铁电层退火（S7）。在第一导电金属氧化物层上形成第二导电金属氧化物层（S8）。（附图标记）（AA）开始; （BB）结束; （S1）形成导电层（31）; （S2）形成第一铁电层（32）; （S3，S7）结晶退火; （S4）形成第二铁电层（33）; （S5）形成过渡金属氧化物材料层（35）; （S6）形成第一导电性金属氧化物层（35）; （S8）形成第二导电金属氧化物层（36）

8. 发明公开

KR1020130019353A 출력 회로 有权
标题翻译：输出电路
公开(公告)号：KR1020130019353A
公开(公告)日：2013-02-26
申请号：KR1020120087625
申请日：2012-08-10
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 마츠다아키요시 , 스즈키아키히로
IPC分类号： H03K19/0175 , H03F3/45
CPC分类号： H03K19/018528 , H03F1/0272 , H03F3/45179 , H03F3/45183 , H03F2200/411 , H03F2200/555 , H03F2203/45352 , H03F2203/45394 , H03F2203/45644 , H03F2203/45702 , H03K3/35613
摘要： PURPOSE: An output circuit capable of suppressing a timing shift between two output signals is provided to avoid voltage difference among nodes due to factors such as temperature change, thereby suppressing a timing shift among output signals due to factors such as temperature change. CONSTITUTION: A differential amplifier(30) includes an input unit(31) and a differential unit(32). The input unit generates a complementary inner signal based on a complementary input signal supplied to an input port. An input signal is supplied to the gate of a first transistor. An inverse input signal is supplied to the gate of a second transistor. The source of the first transistor is connected to wiring to which low voltage is supplied. The first transistor and a third transistor operate as a first inverter(33) receiving the input signal. The second transistor and a fourth transistor operate as a second inverter(34) receiving the inverse input signal. The input unit includes a sixth transistor, a seventh transistor, and an OR-gate(35).
摘要翻译：目的：提供一种能够抑制两个输出信号之间的定时偏移的输出电路，以避免因温度变化等因素导致的节点之间的电压差，由此抑制由温度变化等因素引起的输出信号之间的定时偏移。构成：差分放大器（30）包括输入单元（31）和差分单元（32）。输入单元基于提供给输入端口的互补输入信号产生互补的内部信号。输入信号被提供给第一晶体管的栅极。反向输入信号被提供给第二晶体管的栅极。第一晶体管的源极连接到供应低电压的布线。第一晶体管和第三晶体管作为接收输入信号的第一反相器（33）工作。第二晶体管和第四晶体管用作接收反相输入信号的第二反相器（34）。输入单元包括第六晶体管，第七晶体管和或门（35）。

9. 发明授权

KR101231497B1 고체 촬상 소자 및 고체 촬상 소자를 사용한 신호 처리방법 有权
标题翻译：固态图像拾取装置和使用固态图像拾取装置的信号处理方法
公开(公告)号：KR101231497B1
公开(公告)日：2013-02-07
申请号：KR1020080050224
申请日：2008-05-29
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 미즈구치도시타카 , 히구치츠요시
IPC分类号： H04N5/378 , H04N5/374
CPC分类号： H04N5/347 , H04N5/361 , H04N5/3765
摘要： 본 발명은 신호의 전송 시간을 단축하는 것을 과제로 한다.
픽셀 어레이(2)는 복수의 수광 픽셀 소자(2a, 2a, …)와 복수의 차광 픽셀 소자(2b, 2b, …)를 갖고 있다. 독출부(3)는 차광 픽셀 소자(2b)의 출력 신호를 독출한다. AD 변환 처리부(4)는 인접하는 차광 픽셀 소자(2b, 2b, …)의 출력 신호의 합을 행하여 차광 픽셀 소자(2b, 2b, …) 각각의 신호 전송을 보다 짧은 시간에 전송 처리하는 회로를 구비하고 있다.

10. 发明授权

KR101196519B1 스퓨리어스 방사 상쇄 기능을 갖는 송신기, 무선 통신 장치, 및 스퓨리어스 방사 상쇄 방법 有权
标题翻译：发射机，无线通信元件，以及用于发射信号消除的方法
公开(公告)号：KR101196519B1
公开(公告)日：2012-11-01
申请号：KR1020110091361
申请日：2011-09-08
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 쉬빙 , 탕클리브 , 라만마히부르
IPC分类号： H04B1/62 , H04B1/04
CPC分类号： H04B1/0475 , H03F1/3241 , H03F3/24 , H04B2001/0425
摘要： 본 개시의 일부 실시형태에 따르면, 스퓨리어스 방사 상쇄 방법은 C-IM3 왜곡항의 역상으로 디지털 기저대역 신호를 디지털식으로 사전 왜곡하여 사전 왜곡과 C-IM3 왜곡을 송신기에서 서로 상쇄시키는 단계를 포함할 수 있다. 또한, 이 방법은 기저대역 필터와 디지털 절반 대역 필터를 포함하는 송신기의 혼성 필터의 수평 진폭 응답을 제공하고 또 그 혼성 필터에 선형 위상 응답을 제공하기 위하여 사전 왜곡된 디지털 신호를 디지털식으로 컨디셔닝하는 단계를 더 포함할 수 있다.

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