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81. 发明公开

KR1020060125979A 불 휘발성 메모리의 플로팅 게이트 형성 방법 无效
标题翻译：在非易失性存储器件中制造浮动栅的方法
公开(公告)号：KR1020060125979A
公开(公告)日：2006-12-07
申请号：KR1020050047485
申请日：2005-06-03
申请人： 삼성전자주식회사
发明人： 최용희 , 강창진 , 지경구 , 정승필 , 손승용
IPC分类号： H01L21/8247
摘要： A method for forming a floating gate of a non-volatile memory is provided to form a U-typed floating gate by polishing a sacrificial layer formed on a conductive layer for the floating gate until the surface of a part of the conductive layer is exposed and by removing the exposed part of the conductive layer by an etch process. A field oxide layer pattern(110) protrudes from the surface of a substrate(100) so that an opening for exposing a part of the surface of the substrate is formed. A conductive layer for a floating gate(118) is continuously deposited on the field oxide layer pattern and the exposed substrate. A sacrificial layer is formed on the conductive layer for the floating gate to fill the opening. The sacrificial layer is polished to expose the surface of a part of the conductive layer for the floating gate. The exposed conductive layer for the floating gate is selectively etched to form a node-separated floating gate. The sacrificial layer and the field oxide layer pattern remaining between the floating gates are partially removed.
摘要翻译：提供一种用于形成非易失性存储器的浮动栅极的方法，以通过抛光形成在用于浮置栅极的导电层上的牺牲层直到导电层的一部分的表面露出来形成U型浮动栅极，并且通过蚀刻处理去除导电层的暴露部分。场氧化物层图案（110）从衬底（100）的表面突出，从而形成用于暴露衬底表面的一部分的开口。用于浮置栅极（118）的导电层被连续沉积在场氧化物层图案和暴露的衬底上。在用于浮动栅极的导电层上形成牺牲层以填充开口。抛光牺牲层以暴露用于浮动栅极的导电层的一部分的表面。选择性地蚀刻用于浮置栅极的暴露的导电层以形成节点分离的浮动栅极。残留在浮置栅极之间的牺牲层和场氧化物层图案被部分地去除。

82. 发明公开

KR1020060067058A 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법 失效
标题翻译：制造闪存存储器件的方法，包括控制栅极扩展
公开(公告)号：KR1020060067058A
公开(公告)日：2006-06-19
申请号：KR1020040105911
申请日：2004-12-14
申请人： 삼성전자주식회사
发明人： 김동찬 , 강창진 , 지경구 , 정승필
IPC分类号： H01L27/115
CPC分类号： H01L27/11524 , H01L21/28273 , H01L27/11521 , H01L27/11526
摘要： 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법들을 제공한다. 상기 제조방법들은 반도체기판 상에 복수개의 평행한 활성영역들을 한정하는 트렌치 영역을 형성하는 것을 구비한다. 상기 트렌치 영역에 소자분리막을 형성하고 상기 활성영역들 상에 절연된 부유게이트 패턴들을 형성한다. 상기 부유게이트 패턴들 및 상기 소자분리막의 노출면에 캐핑막을 형성한다. 상기 캐핑막을 이방성식각하여 상기 부유게이트 패턴들 사이에 상기 소자분리막을 노출시킨다. 상기 캐핑막을 식각마스크로 이용하여 노출된 상기 소자분리막을 이방성식각하여 리세스된 영역들을 형성한다. 상기 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들과 아울러서 상기 제어게이트 전극들 및 상기 활성영역들 사이에 개재된 부유게이트들을 형성한다. 상기 제어게이트 전극들의 각각은 상기 부유게이트들 사이를 관통하는 제어게이트 연장부들(control gate extensions)을 갖도록 형성된다.

83. 发明公开

KR1020060032537A 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들 有权
标题翻译：在三个自对准模式之间形成通道孔的方法和使用其形成具有栅格图案的结晶器件的方法
公开(公告)号：KR1020060032537A
公开(公告)日：2006-04-17
申请号：KR1020040081501
申请日：2004-10-12
申请人： 삼성전자주식회사
发明人： 김동찬 , 강창진 , 지경구 , 정성훈
IPC分类号： H01L29/78
CPC分类号： H01L29/1037 , H01L21/823437 , H01L21/823456 , H01L29/76 , H01L21/0274
摘要： 적어도 세 개의 자기정렬 패턴들 사이에 배치된 채널부 홀(Channel-Portion Hole)의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들을 제공한다. 이 채널부 홀의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들은 채널부 홀을 형성한 후 활성 영역을 고립시키는 소자 분리막의 상면이 활성 영역의 반도체 기판의 상면과 적어도 동일 높이에 위치하도록 해준다. 상기 반도체 기판에 채널부 홀을 배치하기 위해서, 상기 반도체 기판에 소자 분리막으로 고립된 활성 영역을 형성한다. 상기 활성 영역의 반도체 기판 및 소자 분리막 상에 적어도 세 개의 자기정렬 패턴들을 형성한다. 상기 자기정렬 패턴들의 각각은 차례로 적층된 탄소막 패턴 및 반도체막 패턴을 사용해서 형성한다. 상기 자기정렬 패턴들을 식각 마스크로 사용해서 반도체 기판에 식각 공정을 수행한다. 상기 식각 공정은 활성 영역의 반도체 기판의 상면으로부터 그 기판 아래를 향하는 소정 깊이의 상기 채널부 홀을 형성하도록 수행한다.
자기정렬 패턴, 소자 분리막, 활성 영역, 탄소막.

84. 发明公开

KR1020060008096A 시어스 장비를 포함하는 플라즈마 식각 제어 시스템 및플라즈마 식각 공정 제어 방법 无效
标题翻译：包括电子等离子体控制系统（SSELF-EXITED ELECTRON RESONANCE SPECTROSCOPY）和控制等离子体蚀刻过程的方法
公开(公告)号：KR1020060008096A
公开(公告)日：2006-01-26
申请号：KR1020040057766
申请日：2004-07-23
申请人： 삼성전자주식회사
发明人： 백계현 , 민경진 , 강창진
IPC分类号： H01L21/3065
CPC分类号： H01J37/32935 , H01J37/32926 , H01L21/67069
摘要： 시어스 장비를 포함하는 플라즈마 식각 제어 시스템 및 플라즈마 식각 공정 제어 방법을 제공한다. 상기 시스템은 플라즈마 식각 장비; 상기 플라즈마 식각 장비를 모니터링하는 시어스(SEERS, Self-excited electron resonance spectroscopy) 장비; 상기 시어스 장비로부터 전송된 데이터를 처리하는 처리수단; 및 상기 처리수단으로부터 전송된 데이터로 상기 플라즈마 식각 장비를 제어하는 제어수단을 구비한다. 상기 방법에 의하면 상기 시어스 장비에서 초당 전자충돌횟수를 측정하고, 상기 처리수단에서 상기 초당 전자 충돌 횟수들의 평균값을 계산하고 미리 설정된 허용 범위와 비교한다. 만약 허용 범위 안에 속하면 공정을 계속하며 만약 벗어나면 공정을 중단한다. 이로써 웨이퍼의 손실을 줄일 수 있다.
시어스 장비, 플라즈마 식각

85. 发明授权

KR100524973B1 커패시터를 포함하는 반도체 소자의 제조방법 有权
标题翻译：包括电容器的半导体器件的制造方法
公开(公告)号：KR100524973B1
公开(公告)日：2005-10-31
申请号：KR1020030041449
申请日：2003-06-25
申请人： 삼성전자주식회사
发明人： 조성일 , 손승용 , 강창진 , 지경구 , 신지철
IPC分类号： H01L21/8242
CPC分类号： H01L28/91 , H01L21/3142 , H01L21/31616 , H01L21/31645 , H01L21/32136 , H01L27/10855
摘要： 커패시터의 하부전극이 쉽게 쓰러지는 것이 방지되고 커패시터의 정전용량이 증가된 반도체 소자의 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조방법에서는, 반도체 기판 상에 제1 절연막을 형성한 다음, 이를 식각하여 만든 제1 홀에 콘택플러그를 형성하고 나서, 콘택플러그와 연결된 랜딩패드를 포함하는 제2 절연막을 형성한다. 랜딩패드와 제2 절연막 상에 식각정지막을 형성한 다음, 식각정지막 상에 제3 절연막을 형성한다. 제3 절연막 및 식각정지막을 식각하여 랜딩패드를 노출시키는 제3 홀을 형성하고 난 후, 노출된 랜딩패드를 선택적으로 식각한다. 선택적으로 식각된 랜딩패드 상에 하부전극을 형성하고, 하부전극 상에 유전막 및 상부전극을 형성하여 커패시터를 형성한다. 커패시터의 하부전극을 그 하부의 랜딩패드 안으로 집어넣어 형성하므로, 하부전극 기울어짐을 줄일 수 있고 유효면적이 증가하므로 정전용량도 증가된다.

86. 发明公开

KR1020050055076A 커패시터의 스토리지 전극 제조 방법 无效
标题翻译：制造电容器存储节点的方法
公开(公告)号：KR1020050055076A
公开(公告)日：2005-06-13
申请号：KR1020030074119
申请日：2003-10-23
申请人： 삼성전자주식회사
发明人： 김명철 , 지경구 , 강창진 , 남병윤
IPC分类号： H01L21/8242
摘要： 반도체 장치에 사용되는 실린더형 커패시터의 스토리지 전극 제조 방법을 개시한다. 본 발명에 따르면, 반도체 기판 상의 스토리지 콘택 상에 몰드용 SiGe 막을 형성한다. 이 몰드용 SiGe 막을 선택적으로 이방성 건식 식각하여 몰드를 형성한 후, 이 몰드의 형상을 따라 스토리지 전극층을 형성한다. 이 스토리지 전극층 상에 분리용 희생 SiGe 막을 형성한 후 CMP 또는 에치백으로 평탄화하여 스토리지 전극을 분리한다. 그후, 잔류하는 SiGe 막을 습식 식각을 통해 제거한다. 이에 따라 높은 높이의 수직 구조를 갖는 실린더형 스토리지 전극을 얻게 된다.

87. 发明授权

KR100493065B1 트렌치 게이트형 트랜지스터를 구비하는 반도체 소자 및그 제조 방법 有权
标题翻译：具有沟槽栅型晶体管的半导体器件及其制造方法
公开(公告)号：KR100493065B1
公开(公告)日：2005-06-02
申请号：KR1020030064202
申请日：2003-09-16
申请人： 삼성전자주식회사
发明人： 김용진 , 지경구 , 강창진 , 김형섭 , 김명철 , 정태린 , 정성훈 , 김지영
IPC分类号： H01L21/335
摘要： 트렌치 게이트형 트랜지스터를 형성하기 위하여 반도체 기판에 게이트 트렌치를 먼저 형성한 후 소자분리 트렌치를 형성함으로써, 활성 영역 연장 방향에 따라 게이트 트렌치의 저면 부근에서 증가된 길이를 가지는 리세스 채널이 형성됨과 동시에 활성 영역 연장 방향에 직교하는 방향에 따른 단면에서는 소자분리막과 게이트 절연막과의 사이에 실리콘 영역이 남아 있지 않음으로서 불필요한 채널이 형성되지 않는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 활성 영역에 상기 활성 영역 연장 방향과 직교하는 제1 방향에 따라 상호 대향하고 있는 제1 양측 내벽과 상기 활성 영역이 연장되는 제2 방향에 따라 상호 대향하고 있는 제2 양측 내벽을 가지는 복수의 게이트 트렌치가 형성되어 있다. 게이트 트렌치의 입구로부터 저면까지 연장되는 제1 양측 내벽의 전체 길이에서 소자 분리막이 게이트 절연막과 직접 접하고 있다. 게이트 트렌치의 제2 양측 내벽 및 저면에 따라 상기 게이트 절연막 주위에 복수의 채널 영역이 위치된다.

88. 发明授权

KR100476931B1 시즈닝 레서피의 최적화 방법 失效
标题翻译：优化调味食谱的方法
公开(公告)号：KR100476931B1
公开(公告)日：2005-03-16
申请号：KR1020020057194
申请日：2002-09-19
申请人： 삼성전자주식회사
发明人： 조홍 , 조혜진 , 강창진 , 지경구 , 이철규
IPC分类号： H01L21/3065
CPC分类号： H01L21/67253 , H01L21/32137 , H01L21/67069 , H01L22/20
摘要： 시즈닝 레서피를 최적화하는 방법을 제공하여, 재현성있는 건식식각공정을 구현하고자 한다. 상기 방법은 재현성 한계값을 설정하는 단계, 주식각 레서피를 설정하는 단계, 예비 시즈닝 레서피를 설정하는 단계, 건식식각챔버에서 상기 예비 시즈닝 레서피로 테스트 웨이퍼를 식각하는 단계, 상기 건식식각챔버에서 상기 주식각 레서피로 적어도 10개의 런 웨이퍼(run wafer)들에 대해 주식각 공정을 반복적으로 진행하는 동시에 각각의 런 웨이퍼들의 종점검출시간을 측정하는 단계, 및 측정된 상기 종점검출시간들을 초기산포와 표준편차를 계산하는 단계를 구비하며, 상기 초기산포가 상기 재현성 한계값 내인 경우에는 상기 예비 시즈닝 레서피를 시즈닝 레서피로 정하되, 상기 초기산포가 상기 재현성 한계값 외인 경우에는 상기 예비 시즈닝 레서피를 설정하는 단계로 되돌간다.

89. 发明授权

KR100468784B1 콘택으로부터 형성된 하드 마스크를 사용하는 다마신과정으로 배선을 형성하는 방법 失效
标题翻译： 콘택으로터형형된된를를를를배법법법법법법법법법법법법
公开(公告)号：KR100468784B1
公开(公告)日：2005-01-29
申请号：KR1020030009359
申请日：2003-02-14
申请人： 삼성전자주식회사
发明人： 배인덕 , 강창진 , 전정식 , 지경구
IPC分类号： H01L21/8242
CPC分类号： H01L27/10885 , H01L21/76804 , H01L21/76831 , H01L21/76877 , H01L21/76897 , H01L27/0214 , H01L27/10855 , Y10S438/978
摘要： 콘택(contact)으로부터 형성된 하드 마스크(hard mask)를 사용하는 다마신(damascene) 과정으로 콘택 이후에 배선을 형성하는 방법을 제공한다. 본 발명의 일 관점에 의한 방법은, 반도체 기판 상에 제1절연층을 형성하고, 제1절연층을 식각하여 콘택홀을 형성하는 단계를 포함한다. 이후에, 제1절연층 상에 콘택홀을 채우는 도전층을 형성하고, 도전층을 패터닝하여, 도전층의 콘택홀을 채우는 부분으로 반도체 기판으로 전기적으로 연결되는 스토리지 전극 콘택(storage node contact)을 형성하고 동시에 스토리지 전극 콘택 상에 올려지고 제1절연층 상으로 연장되는 하드 마스크를 형성한다. 하드 마스크를 식각 마스크로 사용하여 제1절연층을 식각하여 제1절연층에 트렌치(trench)를 형성하고 트렌치 내에 반도체 기판 상에 전기적으로 연결되는 비트 라인(bit line)을 형성한다. 비트 라인을 덮는 제2절연층을 형성한다. 제2절연층 및 하드 마스크를 순차적으로 평탄화하여 스토리지 전극 콘택을 하드 마스크로부터 분리한다. 이후에, 스토리지 전극 콘택 상에 커패시터의 스토리지 전극을 형성한다.
摘要翻译：通过在形成用作存储节点触点的第二触点之后形成位线来形成布线，从而可以可靠地形成第二触点和下半导体衬底之间的电连接。通过镶嵌形成线路涉及在半导体衬底上形成第一绝缘层; 蚀刻所述第一绝缘层以形成接触孔; 在填充接触孔的第一绝缘层上形成第一导电层; 图案化第一导电层; 形成填充接触孔并与半导体衬底电连接的存储节点触点; 在存储节点接点上形成硬掩模; 使用硬掩模作为蚀刻掩模蚀刻第一绝缘层以在第一绝缘层中形成沟槽; 在沟槽中形成电连接到半导体衬底的位线; 形成覆盖位线的第二绝缘层; 平坦化第二绝缘层和硬掩模; 并在存储节点联系人上形成存储节点。

90. 发明公开

KR1020050005307A 반도체 소자 제조를 위한 박막 패터닝 방법 无效
标题翻译：用于制造半导体器件以最小化薄膜和基片的损耗并增加空间CD的薄膜图案
公开(公告)号：KR1020050005307A
公开(公告)日：2005-01-13
申请号：KR1020030044349
申请日：2003-07-01
申请人： 삼성전자주식회사
发明人： 김명철 , 강창진 , 지경구
IPC分类号： H01L21/3065
摘要： PURPOSE: A thin film patterning method for fabricating a semiconductor device is provided to minimize a loss of a thin film and a substrate and an increase of a space CD(critical dimension) by etching an organic ARC(anti-reflective coating) by etch gas including HBr. CONSTITUTION: A thin film(34) is formed on a silicon substrate(32). An organic ARC(35) is formed on the thin film. Photoresist patterns(36) with a predetermined space CD are formed on the organic ARC without distorting the pattern. Only the organic ARC is etched without damaging an underlying layer by a plasma etch process in which the photoresist patterns are used as an etch mask and etch gas(38) using HBr is used. The exposed thin film is etched without varying the space CD by an etch process in which the photoresist patterns are used as an etch mask and fluorocarbon gas is used.
摘要翻译：目的：提供用于制造半导体器件的薄膜图案化方法，以通过蚀刻气体蚀刻有机ARC（抗反射涂层）来最小化薄膜和衬底的损耗和增加空间CD（临界尺寸）包括HBr。构成：在硅衬底（32）上形成薄膜（34）。有机ARC（35）形成在薄膜上。具有预定空间CD的光刻胶图案（36）形成在有机ARC上，而不会使图案失真。只有有机ARC被蚀刻而不会通过等离子体蚀刻工艺损坏下层，其中光致抗蚀剂图案用作蚀刻掩模，并且使用使用HBr的蚀刻气体（38）。通过蚀刻工艺蚀刻暴露的薄膜而不改变空间CD，其中使用光致抗蚀剂图案作为蚀刻掩模，并且使用碳氟化合物气体。

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