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71. 发明授权

KR101378661B1 비평면 게르마늄 양자 우물 장치 有权
标题翻译：非平面德国量子井设备
公开(公告)号：KR101378661B1
公开(公告)日：2014-03-26
申请号：KR1020127016128
申请日：2010-11-18
申请人： 인텔 코포레이션
发明人： 필라리세티라비 , 카발리에로스잭티 , 라츠마디윌리 , 사우다이 , 추-쿵벤자민 , 라도사블제빅마르코 , 머크허지닐로이 , 드웨이길버트 , 진빈와이 , 차우로버트에스
IPC分类号： H01L29/80 , H01L21/335
CPC分类号： H01L29/775 , B82Y10/00 , H01L21/76 , H01L29/0653 , H01L29/1054 , H01L29/155 , H01L29/165 , H01L29/267 , H01L29/517 , H01L29/66431 , H01L29/66439 , H01L29/66477 , H01L29/66795 , H01L29/66977 , H01L29/7782 , H01L29/7849 , H01L29/785 , H01L29/7851
摘要： 비평면 게르마늄 양자 우물 구조를 형성하기 위한 기법이 개시된다. 특히, 양자 우물 구조는 그룹 Ⅳ 또는 Ⅲ-Ⅴ 반도체 재료를 이용하여 구현될 수 있으며, 게르마늄 핀 구조를 포함한다. 하나의 예시적인 경우에, 비평면 양자 우물 장치가 제공되며, 비평면 양자 우물 장치는 기판(예를 들어, SiGe 또는 GaAs 버퍼 온 실리콘), Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층(예를 들어, SiGe 또는 GaAs 또는 AlGaAs), (예를 들어 델타/변조 도핑된) 도핑 층, 및 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조를 포함한다. 양자 우물 구조 내에 비도핑된 게르마늄 핀 구조가 형성되며, 핀 구조 상부에 상부 배리어 층이 증착된다. 핀 구조를 가로질러 게이트 금속이 증착될 수 있다. 핀 구조의 각각의 단부에 드레인/소스 영역이 형성될 수 있다.

72. 发明公开

KR1020130132216A 고전압 애플리케이션용 임베디드 ＪＦＥＴｓ有权
标题翻译：用于高压应用的嵌入式JFET
公开(公告)号：KR1020130132216A
公开(公告)日：2013-12-04
申请号：KR1020120082904
申请日：2012-07-30
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 예젠-하오 , 쳉치-창 , 수류-이 , 후오커시아오 , 첸포-치 , 양푸치 , 차이춘린
IPC分类号： H01L29/80
CPC分类号： H01L29/7832 , H01L29/0692 , H01L29/404 , H01L29/41758 , H01L29/42356 , H01L29/66893 , H01L29/66901 , H01L29/808 , H03K17/223
摘要： A device includes a buried well region, a first conductive type first HVW region, and an insulation region which is located on the first HVW region. A first conductive type drain region is formed on a first side of the insulation region and the upper side of the first HVW region. A second conductive type is opposite to the first conductive type. A second conductive type first well region and a second conductive type second well region are formed on a second side of the insulation region. A first conductive type second HVW region is arranged between the first and second well regions. The second HVW region is connected to the buried well region. A first conductive type source region is formed on the upper side of the second HVW region. A JFET is formed with the source region, the drain region, and the buried well region.
摘要翻译：一种器件包括掩埋阱区，第一导电型第一HVW区和位于第一HVW区上的绝缘区。第一导电型漏极区域形成在绝缘区域的第一侧和第一HVW区域的上侧。第二导电类型与第一导电类型相反。第二导电类型的第一阱区和第二导电类型的第二阱区形成在绝缘区的第二侧上。第一导电类型的第二HVW区域布置在第一和第二阱区之间。第二HVW区域连接到埋井区域。第一导电型源极区域形成在第二HVW区域的上侧。 JFET形成有源极区，漏极区和埋入阱区。

73. 发明公开

KR1020130013189A 파워 반도체 소자 无效
标题翻译：功率半导体器件
公开(公告)号：KR1020130013189A
公开(公告)日：2013-02-06
申请号：KR1020110074686
申请日：2011-07-27
申请人： 삼성전자주식회사
发明人： 허승배 , 이헌복 , 김기세
IPC分类号： H01L29/80 , H01L21/335
CPC分类号： H01L29/41758 , H01L29/2003 , H01L29/205 , H01L29/417 , H01L29/7786 , H01L29/872
摘要： PURPOSE: A power semiconductor device is provided to raise break down voltage and withstand voltage by forming equipotential electrodes in an element area. CONSTITUTION: A source electrode(120), a drain electrode(130) and a gate electrode(140) are formed on an element active area(110). The source electrode has multiple finger structures which extend from a second side(s2) to the first side(s1). An insulating layer includes multiple via contacts touching the source electrode and the drain electrode. A source electrode pad is formed in the first area on the insulating layer. A drain electrode pad(170) is formed in a second area separated from the first area.
摘要翻译：目的：提供功率半导体器件，通过在元件区域中形成等电位电极来提高分解电压和耐受电压。构成：源极电极（120），漏电极（130）和栅电极（140）形成在元件有源区（110）上。源电极具有从第二侧（s2）延伸到第一侧（s1）的多个指状结构。绝缘层包括接触源电极和漏电极的多个通孔触点。源电极焊盘形成在绝缘层的第一区域中。在与第一区域分离的第二区域中形成漏电极焊盘（170）。

74. 发明授权

KR101229187B1 수직 핀치 접합 전계 효과 트랜지스터 有权
标题翻译：垂直连接的场效应晶体管
公开(公告)号：KR101229187B1
公开(公告)日：2013-02-01
申请号：KR1020110063622
申请日：2011-06-29
申请人： 주식회사 디비하이텍
发明人： 이규옥 , 김주형 , 김정주 , 바디엘카레
IPC分类号： H01L29/80 , H01L29/78 , H01L21/336
摘要： 수직 접합 전계-효과 트랜지스터는 CMOS 기반-기술에 의한다. 수직 접합 전계-효과 트랜지스터는 서로 이격된 소스 콘택 및 드레인 콘택이 표면에 형성된 반도체 기판; 상기 소스 콘택 및 드레인 콘택의 하부에 각각 형성되는 수직 핀치-오프 영역들; 상기 수직 핀치-오프 영역의 하부를 연결하여 형성되는 주-채널 영역; 상기 수직 핀치-오프 영역의 측면 및 상기 주-채널 영역을 둘러싸면서 형성되는 게이트 웰; 상기 게이트 웰의 반도체 기판의 표면에 형성된 게이트 콘택; 및 상기 게이트 콘택, 소스 콘택 및 드레인 콘택 사이의 반도체 기판 상부에 형성된 실리사이드 저지막을 포함한다.

75. 发明公开

KR1020120085929A 비평면 게르마늄 양자 우물 장치 有权
标题翻译：非平面德国量子井设备
公开(公告)号：KR1020120085929A
公开(公告)日：2012-08-01
申请号：KR1020127016128
申请日：2010-11-18
申请人： 인텔 코포레이션
发明人： 필라리세티라비 , 카발리에로스잭티 , 라츠마디윌리 , 사우다이 , 추-쿵벤자민 , 라도사블제빅마르코 , 머크허지닐로이 , 드웨이길버트 , 진빈와이 , 차우로버트에스
IPC分类号： H01L29/80 , H01L21/335
CPC分类号： H01L29/775 , B82Y10/00 , H01L21/76 , H01L29/0653 , H01L29/1054 , H01L29/155 , H01L29/165 , H01L29/267 , H01L29/517 , H01L29/66431 , H01L29/66439 , H01L29/66477 , H01L29/66795 , H01L29/66977 , H01L29/7782 , H01L29/7849 , H01L29/785 , H01L29/7851
摘要： 비평면 게르마늄 양자 우물 구조를 형성하기 위한 기법이 개시된다. 특히, 양자 우물 구조는 그룹 Ⅳ 또는 Ⅲ-Ⅴ 반도체 재료를 이용하여 구현될 수 있으며, 게르마늄 핀 구조를 포함한다. 하나의 예시적인 경우에, 비평면 양자 우물 장치가 제공되며, 비평면 양자 우물 장치는 기판(예를 들어, SiGe 또는 GaAs 버퍼 온 실리콘), Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층(예를 들어, SiGe 또는 GaAs 또는 AlGaAs), (예를 들어 델타/변조 도핑된) 도핑 층, 및 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조를 포함한다. 양자 우물 구조 내에 비도핑된 게르마늄 핀 구조가 형성되며, 핀 구조 상부에 상부 배리어 층이 증착된다. 핀 구조를 가로질러 게이트 금속이 증착될 수 있다. 핀 구조의 각각의 단부에 드레인/소스 영역이 형성될 수 있다.

76. 发明授权

KR101121702B1 반도체 장치 失效
公开(公告)号：KR101121702B1
公开(公告)日：2012-02-28
申请号：KR1020090014694
申请日：2009-02-23
申请人： 산켄덴키 가부시키가이샤
发明人： 쿠도,신지 , 히라타,류 , 미야조노,신이치
IPC分类号： H01L29/80
CPC分类号： H01L29/8613 , H01L29/0626 , H01L29/0657 , H01L29/861
摘要： 본 발명에 따른 반도체장치는 제1도체형의 제1반도체영역과; 상기 제1반도체영역의 상부면에 형성되고, 상기 제1반도체영역의 불순물농도 보다 낮은 불순물농도를 갖는 제1도체형의 제2반도체영역과; 상기 제1반도체영역의 상부면에 형성되고, 상기 제2반도체영역의 불순물농도 보다 높은 불순물농도를 갖는 제1도체형의 제3반도체영역과; 상기 제2반도체영역과 상기 제3반도체영역의 상부면에 형성되고, 상기 제1도체형과는 다른 제2도체형의 제4반도체영역을; 구비하고, 상기 제2반도체영역, 상기 제3반도체영역, 그리고 상기 제4반도체영역들 사이에는 PN접합부가 형성되고, 상기 제2반도체영역은 상기 제3반도체영역을 둘러싸도록 형성된다.
반도체영역, 불순물농도

77. 发明公开

KR1020110058329A 질화물계 반도체 소자 및 그 제조 방법 无效
标题翻译：基于氮化物的半导体器件及其制造方法
公开(公告)号：KR1020110058329A
公开(公告)日：2011-06-01
申请号：KR1020090115078
申请日：2009-11-26
申请人： 페어차일드코리아반도체 주식회사
发明人： 한민구 , 최영환 , 임지용
IPC分类号： H01L29/80 , H01L29/47
摘要： PURPOSE: A nitride based semiconductor device and a manufacturing method thereof are provided to improve the condition of the surface of a nitride based semiconductor device by oxygen annealing, thereby enhancing the reverse features of the device. CONSTITUTION: A nitride based semiconductor layer is formed(S11). A source electrode is formed on one side of the top of the nitride based semiconductor. A drain electrode is formed in the other side of the top of the nitride based semiconductor(S12). Annealing is performed on the surface of the nitride based semiconductor in an oxygen atmosphere(S13). A gate electrode is formed between the source electrode and the drain electrode(S14).
摘要翻译：目的：提供氮化物半导体器件及其制造方法，以通过氧退火来改善氮化物基半导体器件的表面状态，从而增强器件的相反特征。构成：形成氮化物系半导体层（S11）。源极电极形成在氮化物半导体的顶部的一侧。在氮化物半导体的顶部的另一侧形成漏电极（S12）。在氧气氛中在氮化物基半导体的表面上进行退火（S13）。在源电极和漏电极之间形成栅电极（S14）。

78. 发明授权

KR100977414B1 fabrication methods of SiC semiconductor devices using heat-resistant electrodes 有权
标题翻译：使用耐热电极的SiC半导体器件的制造方法
公开(公告)号：KR100977414B1
公开(公告)日：2010-08-24
申请号：KR20070116755
申请日：2007-11-15
IPC分类号： H01L29/80
摘要： 본 발명은 실리콘 카바이드 반도체소자의 새로운 제조방법에 관한 것으로서, 특히 실리콘 카바이드에 이온주입 후 열처리에 필요한 통상 1700
o C 내외의 고온을 견딜 수 있는 내열성 합금 또는 내열성 화합물을 전극재료로 사용하여 실리콘 카바이드 수직형 반도체소자의 제작과정을 간략화 하는 것이다. 여기에서, 내열성이 우수한 물질은 티타늄-텅스텐(TiW) 합금, 탄탈륨 카바이드(tantalum carbide), 티타늄 카바이드(titanium carbide), 텅스텐 카바이드(tungsten carbide), 티타늄 실리사이드(Titaniium silicide), 탄탈륨 실리사이드(Tantalum silicide), 텅스텐 실리사이드(tungsten silicide) 등을 전극재료로 사용하는 방법을 제시한다. 이에 따라, 이온주입 열처리를 진행한 후 전극을 형성했던 기존의 방법과는 달리 전극재료를 실리콘 카바이드 위에 형성한 후에 이온주입 열처리를 실시할 수 있으며, 특히 메사(mesa) 구조를 갖고 있는 실리콘 카바이드 수직형 반도체소자의 제작과정을 간소화할 수 있는 장점이 있다.
실리콘 카바이드 수직형 반도체소자 내열성 이온주입 열처리

79. 发明公开

KR1020090121561A 반도체 소자의 접합영역 형성 방법 无效
标题翻译：在半导体器件中形成结的方法
公开(公告)号：KR1020090121561A
公开(公告)日：2009-11-26
申请号：KR1020080047527
申请日：2008-05-22
申请人： 에스케이하이닉스 주식회사
发明人： 이동호
IPC分类号： H01L29/80 , H01L21/265
摘要： PURPOSE: A method of forming a junction in a semiconductor device is provided to prevent the electrical characteristic deterioration of a junction area by controlling the mass of impurity, energy, and concentration in an ion Implantation process. CONSTITUTION: A method of forming a junction in a semiconductor device is comprised of the steps: forming a lamination pattern including a gate electrode film(106) on a semiconductor substrate(100); performing an ion Implantation by using a boron of 11 AMU(atomic mass unit) as an impurity to form a junction area(100a); and activating the impurity inserted in the junction area. 1keV or 5KeV energy is used in the ion Implantation.
摘要翻译：目的：提供一种在半导体器件中形成结的方法，以通过控制离子注入工艺中的杂质，能量和浓度的质量来防止接合面积的电特性劣化。构成：在半导体器件中形成结的方法包括以下步骤：在半导体衬底（100）上形成包括栅电极膜（106）的叠层图案; 通过使用11AMU（原子质量单位）的硼作为杂质进行离子注入以形成结区域（100a）; 并激活插入接合区域中的杂质。离子植入中使用1keV或5KeV能量。

80. 发明公开

KR20090050366A FABRICATION METHODS OF SIC SEMICONDUCTOR DEVICES USING HEAT-RESISTANT ELECTRODES 有权
标题翻译：使用耐热电极的SIC半导体器件的制造方法
公开(公告)号：KR20090050366A
公开(公告)日：2009-05-20
申请号：KR20070116755
申请日：2007-11-15
申请人： KOREA ELECTRO TECH RES INST
发明人： JOO SEONG JAE , KIM SANG CHEOL , BAHNG WOOK , KANG IN HO , KIM NAM KYUN
IPC分类号： H01L29/80
摘要： 본 발명은 실리콘 카바이드 반도체소자의 새로운 제조방법에 관한 것으로서, 특히 실리콘 카바이드에 이온주입 후 열처리에 필요한 통상 1700
o C 내외의 고온을 견딜 수 있는 내열성 합금 또는 내열성 화합물을 전극재료로 사용하여 실리콘 카바이드 수직형 반도체소자의 제작과정을 간략화 하는 것이다. 여기에서, 내열성이 우수한 물질은 티타늄-텅스텐(TiW) 합금, 탄탈륨 카바이드(tantalum carbide), 티타늄 카바이드(titanium carbide), 텅스텐 카바이드(tungsten carbide), 티타늄 실리사이드(Titaniium silicide), 탄탈륨 실리사이드(Tantalum silicide), 텅스텐 실리사이드(tungsten silicide) 등을 전극재료로 사용하는 방법을 제시한다. 이에 따라, 이온주입 열처리를 진행한 후 전극을 형성했던 기존의 방법과는 달리 전극재료를 실리콘 카바이드 위에 형성한 후에 이온주입 열처리를 실시할 수 있으며, 특히 메사(mesa) 구조를 갖고 있는 실리콘 카바이드 수직형 반도체소자의 제작과정을 간소화할 수 있는 장점이 있다.
실리콘 카바이드 수직형 반도체소자 내열성 이온주입 열처리

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