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41. 发明公开

KR1020120100385A 플립-플롭 및 이를 포함하는 반도체 장치 无效
标题翻译：包括其的FLIP-FLOP和SEMICONDUCTOR DEVICE
公开(公告)号：KR1020120100385A
公开(公告)日：2012-09-12
申请号：KR1020110019245
申请日：2011-03-04
申请人： 삼성전자주식회사
发明人： 정건옥 , 김민수 , 조욱래 , 문대영 , 이형욱
IPC分类号： H03K3/037 , H03K3/356
CPC分类号： G01R31/318541 , H03K3/356121
摘要： PURPOSE: A flip-flop and a semiconductor device including the same are provided to provide data at high speed by reducing a signal transmission path. CONSTITUTION: A first latch circuit(20) latches a data signal in response to a plurality of first control signals. The first latch circuit latches a scan input signal in response to a plurality of second control signals. A second latch circuit(30-1) latches signals outputted from the first latch circuit in response to complementary clock signals. The first latch circuit includes a first transmission circuit(21) reversing the data signal in response to the first control signals and a second transmission circuit(23) reversing the scan input signal in response to the second control signals. The first latch circuit includes a latch unit(25) latching either an output signal of the first transmission circuit or an output signal of the second transmission circuit in response to the first control signals and the second control signals.
摘要翻译：目的：提供一种触发器和包括该触发器的半导体器件以通过减少信号传输路径来高速提供数据。构成：响应于多个第一控制信号，第一锁存电路（20）锁存数据信号。第一锁存电路响应于多个第二控制信号而锁存扫描输入信号。第二锁存电路（30-1）响应互补时钟信号锁存从第一锁存电路输出的信号。第一锁存电路包括响应于第一控制信号反转数据信号的第一传输电路（21）和响应于第二控制信号反转扫描输入信号的第二传输电路（23）。第一锁存电路包括响应于第一控制信号和第二控制信号而锁存第一传输电路的输出信号或第二传输电路的输出信号的锁存单元（25）。

42. 发明公开

KR1020120061746A 집적 회로, 집적 회로의 구동 방법, 및 반도체 장치 审中-实审
标题翻译：集成电路，驱动它们的方法和半导体器件
公开(公告)号：KR1020120061746A
公开(公告)日：2012-06-13
申请号：KR1020110126877
申请日：2011-11-30
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 엔도마사미 , 오마루다꾸로
IPC分类号： H03K3/037 , H03K3/356 , H01L27/00 , H01L21/768
CPC分类号： H03K3/356008 , H03K3/012 , H03K21/023 , H03K21/403
摘要： PURPOSE: An integrated circuit, a method for driving the same, and a semiconductor device are provided to reduce power consumption without the degradation of a working speed by providing an integrated circuit rapidly returning from an inactive state. CONSTITUTION: A semiconductor circuit has a nonvolatile FF(Flip-Flop)(101), a volatile FF(103), a selection circuit(105), an inverter circuit(107), and an NAND circuit(109). The nonvolatile FF has an input terminal, an output terminal, and a clock input terminal. The volatile FF has another input terminal, another output terminal, and a clock input terminal. The selection circuit has two input terminals. The selection circuit selects data to be inputted to the volatile FF. A second control signal is inputted to an input terminal of the inverter circuit. An output terminal of the inverter circuit is electrically connected with one side input terminal of the NAND circuit. An output terminal of the NAND circuit is electrically connected with a clock input terminal of the volatile FF.
摘要翻译：目的：提供集成电路，其驱动方法和半导体器件，以通过提供从非活动状态快速返回的集成电路来降低功耗而不降低工作速度。构成：半导体电路具有非易失性FF（触发器）（101），易失性FF（103），选择电路（105），反相器电路（107）和NAND电路（109）。非易失性FF具有输入端子，输出端子和时钟输入端子。易失性FF具有另一个输入端子，另一个输出端子和时钟输入端子。选择电路有两个输入端子。选择电路选择要输入到易失性FF的数据。第二控制信号被输入到逆变器电路的输入端。逆变器电路的输出端子与NAND电路的一侧输入端子电连接。 NAND电路的输出端子与易失性FF的时钟输入端子电连接。

43. 发明授权

KR101146079B1 클럭드 인버터 회로, 래치 회로, 시프트 레지스터 회로,표시 장치의 구동 회로, 표시 장치 有权
标题翻译：时钟逆变器电路，锁存电路，移位寄存器电路，驱动显示装置的电路和显示装置
公开(公告)号：KR101146079B1
公开(公告)日：2012-05-15
申请号：KR1020067010433
申请日：2004-11-18
申请人： 소니 주식회사
发明人： 야마시따,준이찌 , 우찌노,가쯔히데
IPC分类号： H03K3/356 , H03K19/096 , G09G3/20
CPC分类号： G09G3/3266 , G09G2300/0408 , G09G2300/0417
摘要： The present invention is applied to flat display apparatuses using organic EL devices. Switching circuits implemented by a set of transistors TR1 and TR2 that perform on/off operations in a complementary manner form a series circuit, an output of the connection midpoint of the series circuit is output to an inverter circuit 33, an input signal IN is input to one end of the series circuit, and a signal that is output from an inverter circuit 34 and that corresponds to the output of the connection midpoint of the series circuit is supplied to an opposite end of the series circuit.

44. 发明公开

KR1020120047928A 주파수 분할기 및 주파수 분할기 회로를 구현하기 위한 방법 및 프로세서-판독가능한 매체 有权
标题翻译：高速双向电路
公开(公告)号：KR1020120047928A
公开(公告)日：2012-05-14
申请号：KR1020127002990
申请日：2010-07-02
申请人： 퀄컴 인코포레이티드
发明人： 찬,니가르,룽,아란 , 왕,센
IPC分类号： H03K3/356
CPC分类号： H03K3/35613
摘要： 고주파수 분할기는 복수의 차동 래치들을 포함한다. 각각의 래치는 한 쌍의 교차-커플링된 P-채널 트랜지스터들 및 가변 저항 엘리먼트를 포함한다. 래치는 가변 저항 엘리먼트에 공급된 멀티-비트 디지털 제어 값을 설정함으로써 높은 동작 주파수들에서 더 낮은 출력 저항값을 가지도록 제어된다. 높은 주파수들에서 감소된 출력 저항값을 가지도록 래치를 제어하는 것은 래치의 3dB 대역폭이 넓은 동작 주파수 범위에 대해 유지되도록 한다. 가변 저항 엘리먼트는 상당한 DC 바이어스 전류가 가변 저항 엘리먼트를 통해 흐르지 않도록 래치의 2개의 차동 출력 노드들 사이에 배치된다. 그 결과, 양호한 출력 신호 전압 스윙이 높은 주파수들에서 유지되고, 분할기 전류 소비는 통상의 차동 래치 분할기에서의 출력 신호 스윙 저하 및 전류 소비 증가에 비해, 높은 주파수들에서 현저하게 증가하지 않는다.

45. 发明授权

KR101094385B1 반도체 장치 및 그 동작방법 有权
标题翻译：半导体器件及其操作方法
公开(公告)号：KR101094385B1
公开(公告)日：2011-12-15
申请号：KR1020090134833
申请日：2009-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 변상연
IPC分类号： H03K3/356
CPC分类号： H03K19/096 , H03M9/00
摘要： 반도체 장치에서 데이터 신호를 입력받기 위한 회로에 관한 것으로서, 시리얼(serial)하게 인가되는 다수의 데이터 신호를 멀티 위상 소스클록에 대응하는 순서대로 패러렐(parallel)하게 CML 레벨로 버퍼링하기 위한 다수의 CML 버퍼링부, 및 다수의 CML 버퍼링부에서 순서대로 각각 출력되는 다수의 버퍼링 데이터 신호를 멀티 위상 소스클록 각각에 응답하여 CMOS 레벨로 증폭하기 위한 CMOS 증폭부를 구비하는 반도체 장치를 제공한다.
CMOS 영역, CML 영역, 버퍼링, tDSH

46. 发明公开

KR1020110108116A 씨엠엘 듀얼 에지 트리거 샘플링 회로 및 플립-플롭 회로 失效
标题翻译：电流模式逻辑双边缘触发的模拟电路和FLIP-FLOP电路
公开(公告)号：KR1020110108116A
公开(公告)日：2011-10-05
申请号：KR1020100027430
申请日：2010-03-26
申请人： 한국과학기술원
发明人： 양경훈 , 정규현
IPC分类号： H03K19/0944 , H03K3/356
CPC分类号： H03K19/09432 , H03K3/356
摘要： CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로는 출력 신호의 변화에 관계없이 일정한 전류를 흘리는 전류원부(current source unit), 상기 전류원부에 직렬로 연결되고 입력 신호에 따라 상기 전류원부에 의하여 흐르는 전류를 제어하는 트랜지스터부 및 상기 전류원부와 상기 트랜지스터부 사이에서 상기 출력 신호를 생성하는 출력 노드를 포함하는 입출력부 및 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함한다.

47. 发明公开

KR1020110055417A 상태 리텐션 회로 및 그 회로의 작동방법 有权
标题翻译：状态保持电路和这种电路的操作方法
公开(公告)号：KR1020110055417A
公开(公告)日：2011-05-25
申请号：KR1020100113638
申请日：2010-11-16
申请人： 에이알엠 리미티드
发明人： 프레데릭주니어,마릴린웨인
IPC分类号： H03K3/037 , H03K3/356
CPC分类号： H03K3/356156 , H03K5/1534
摘要： PURPOSE: A state retention circuit and a method for operating the same are provided to maintain the memorized state of a memory regardless of the input of the retention operation mode. CONSTITUTION: A pulse generator periodically asserts the pulse in respond to the clock signal of an operation mode. A memory structure part and an isolation structure part are made of memory elements. An input(DIN) is reversed by an inverter(100). The reversed input is gated by a transfer gate(110). The internal state of a flip-flop is maintained by cross coupling inverters(120,130). An output(Q) is driven by an inverter(140) to the exact polarity.
摘要翻译：目的：提供状态保持电路及其操作方法，以保持存储器的存储状态，而与保持操作模式的输入无关。构成：脉冲发生器周期性地将脉冲响应于操作模式的时钟信号。存储器结构部分和隔离结构部分由存储元件制成。输入（DIN）由逆变器（100）反转。反向输入由传输门（110）选通。触发器的内部状态由交叉耦合逆变器（120,130）保持。输出（Q）由逆变器（140）驱动到精确的极性。

48. 发明公开

KR1020100086023A 래치 구조 및 래치를 사용하는 자체조절 펄스 생성기 有权
标题翻译： LATCH结构和自调整脉冲发生器使用LATCH
公开(公告)号：KR1020100086023A
公开(公告)日：2010-07-29
申请号：KR1020107011959
申请日：2008-10-30
申请人： 퀄컴 인코포레이티드
发明人： 세인트-로렌트,마틴 , 바세트,폴디.
IPC分类号： H03K3/037 , H03K3/356
CPC分类号： H03K3/037 , H03K3/356043 , H03K5/135
摘要： The disclosure includes a latch structure and self-adjusting pulse generator using the latch. In an embodiment, the system includes a first latch and a pulse generator coupled to provide a timing signal to the first latch. The pulse generator includes a second latch that has characteristics matching the first latch.
摘要翻译：本公开包括使用锁存器的锁存结构和自调整脉冲发生器。在一个实施例中，系统包括第一锁存器和连接到第一锁存器的定时信号的脉冲发生器。脉冲发生器包括具有与第一锁存器匹配的特性的第二锁存器。

49. 发明公开

KR1020100047191A 스캔 입력에 대한 내부 지연을 가진 스캔 플립플롭 有权
标题翻译：用扫描输入扫描内窥镜
公开(公告)号：KR1020100047191A
公开(公告)日：2010-05-07
申请号：KR1020097026191
申请日：2008-05-07
申请人： 에이티아이 테크놀로지스 유엘씨
发明人： 아마디루빌
IPC分类号： H03K3/356 , H03K5/14
CPC分类号： G01R31/31858 , G01R31/318536
摘要： A scan flip-flop circuit including a data input, a scan input, a data output, a flip-flop, a multiplexer and a delay element is provided. The multiplexer allows selection of either the scan input or the data input for presentation at the input of the flip-flop. The flip-flop provides an output signal at the output of the scan flip-flop. The delay element is in a signal path between the scan input and the input of the flip-flop, and provides a signal propagation delay between the scan input and the input of the flip-flop. The delay between the scan input and the input of the flip-flop is substantially larger than the signal propagation delay between the data input and the input of the flip-flop. The delay in the scan path reduces the need for external buffers to avoid hold-time violations during scan testing of integrated circuits.
摘要翻译：提供了包括数据输入，扫描输入，数据输出，触发器，多路复用器和延迟元件的扫描触发器电路。复用器允许选择扫描输入或数据输入以在触发器的输入处呈现。触发器在扫描触发器的输出端提供输出信号。延迟元件在扫描输入和触发器的输入之间的信号路径中，并且在扫描输入和触发器的输入之间提供信号传播延迟。扫描输入和触发器的输入之间的延迟显着大于数据输入和触发器输入之间的信号传播延迟。扫描路径的延迟减少了外部缓冲器的需要，以避免集成电路扫描测试期间的保持时间违规。

50. 发明公开

KR1020090131010A 듀얼 모드 에지 트리거 플립플롭 无效
标题翻译：双模边缘触发翻转
公开(公告)号：KR1020090131010A
公开(公告)日：2009-12-28
申请号：KR1020080056761
申请日：2008-06-17
申请人： 주식회사 디비하이텍
发明人： 박우현
IPC分类号： H03K3/356
CPC分类号： H03K3/35625
摘要： PURPOSE: A dual mode edge trigger flip-flop is provided to improve efficiency of chip wiring by using a delivery gate part of a dual passing transistor structure. CONSTITUTION: Each delivery gate part includes a top end part and a bottom end part. The top end part serially connects a first delivery gate(662) controlled by a clock signal, and serially connects a second delivery gate(672) controlled by an enable clock signal. The bottom part serially connects a third delivery gate(674) controlled complementarily with the first delivery gate by the clock signal, and serially connects a fourth delivery gate(664) controlled complementarily with the second delivery gate by the enable clock signal.
摘要翻译：目的：提供双模式边沿触发器，以通过使用双通道晶体管结构的输出栅极部分来提高芯片布线的效率。构成：每个输送门部分包括顶端部分和底端部分。顶端部分串联连接由时钟信号控制的第一传送门（662），并串联连接由使能时钟信号控制的第二传送门（672）。底部部分串联连接通过时钟信号与第一传送门互补地控制的第三传送门（674），并且通过使能时钟信号将与第二传送门互补地控制的第四传送门（664）串联连接。

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