专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

41. 发明授权

KR100672829B1 전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성메모리 장치의 제조방법 有权
标题翻译：电荷捕捉介质的制造方法和制造SONOS非易失性存储器件的方法
公开(公告)号：KR100672829B1
公开(公告)日：2007-01-22
申请号：KR1020050080525
申请日：2005-08-31
申请人： 삼성전자주식회사
发明人： 이성해 , 임주완 , 안재영 , 양상렬 , 황기현
IPC分类号： H01L27/115
CPC分类号： H01L29/792 , H01L21/28282 , H01L29/4234 , Y10S438/954 , H01L29/66833
摘要： A method of manufacturing a carrier trap insulator and a method of manufacturing an SONOS(Silicon Oxide Nitride Oxide Silicon) type nonvolatile memory device are provided to perform stably an erase process by reducing the electrons trapped in the carrier trap insulator enough. A first oxide layer(115) made of a silicon oxide is formed. A silicon nitride layer(120) is formed on the resultant structure by performing a cyclic CVD(Chemical Vapor Deposition) on the first oxide layer using a silicon source material and a nitrogen gas. The silicon nitride layer includes a rich silicon nitride layer. A second oxide layer(130) is formed on the silicon nitride layer. The silicon source material contains Si2Cl6 or Si3Cl8.
摘要翻译：提供一种制造载流子阱绝缘体的方法和制造SONOS（氧化硅氮化物半导体硅）型非易失性存储器件的方法，以通过足够地减少俘获在载流子阱绝缘体中的电子来稳定地执行擦除处理。形成由氧化硅构成的第一氧化物层（115）。通过使用硅源材料和氮气在第一氧化物层上进行循环CVD（化学气相沉积），在所得结构上形成氮化硅层（120）。氮化硅层包括富氮化硅层。在氮化硅层上形成第二氧化物层（130）。硅源材料含有Si2Cl6或Si3Cl8。

42. 发明公开

KR1020060029294A 절연막의 형성 방법 및 형성 시스템 失效
标题翻译：绝缘膜成型方法与成型系统
公开(公告)号：KR1020060029294A
公开(公告)日：2006-04-05
申请号：KR1020067004679
申请日：2002-08-29
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 무라카와시게미 , 쿠마이도시카즈 , 나카니시도시오
IPC分类号： H01L21/205
CPC分类号： H01L21/28185 , H01L21/0214 , H01L21/02164 , H01L21/02183 , H01L21/022 , H01L21/02238 , H01L21/02332 , H01L21/28194 , H01L21/28202 , H01L21/3143 , H01L21/31604 , H01L21/31612 , H01L21/31662 , H01L28/56 , H01L29/513 , H01L29/517 , H01L29/518 , Y10S438/954 , Y10S438/981
摘要： A gate insulation film (104) of a MISFET (100) is constituted of a silicon oxide film (106), silicon nitride film (107), and high-permittivity film (108). The silicon oxide film (106) and silicon nitride film (107) are formed by microwave plasma processing with a radial line slot antenna.
摘要翻译： MISFET（100）的栅极绝缘膜（104）由氧化硅膜（106），氮化硅膜（107）和高介电常数膜（108）构成。氧化硅膜（106）和氮化硅膜（107）通过具有径向线槽天线的微波等离子体处理形成。

43. 发明公开

KR1020060015182A 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법 有权
标题翻译：形成具有局部SONOS门结构的非易失性存储器件的方法
公开(公告)号：KR1020060015182A
公开(公告)日：2006-02-16
申请号：KR1020040064032
申请日：2004-08-13
申请人： 삼성전자주식회사
发明人： 김상수 , 배금종 , 조인욱 , 김진희
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , H01L27/105 , H01L27/11573 , Y10S438/954
摘要： 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의 제조방법을 제공한다. 상기 비휘발성 메모리소자의 제조 방법들은 셀 트랜지스터 영역, 고 전압 트랜지스터 영역, 중 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역을 갖는 반도체기판을 준비하고, 상기 셀 트랜지스터 영역 내의 반도체기판 상에 셀 게이트 절연 영역을 한정하는 적어도 하나의 기억저장 패턴을 형성하는 것을 구비한다. 상기 셀 게이트 절연 영역 내의 반도체기판 상에 산화방지막을 형성한다. 상기 산화방지막은 열 산화 방법에 의한 실리콘산질화막으로 형성할 수 있다. 상기 고 전압 트랜지스터 영역 내의 반도체기판 상에 하부 게이트절연막을 형성한다. 상기 기억저장 패턴, 상기 산화방지막 및 상기 하부 게이트절연막 상에 콘포말 한 상부 절연막을 형성한다. 상기 중 전압 트랜지스터 영역 내의 반도체기판 상에 상기 상부 절연막 및 상기 하부 게이트절연막을 합친 두께보다 얇은 중 전압 게이트절연막을 형성하고, 상기 저 전압 트랜지스터 영역 내의 반도체기판 상에 상기 중 전압 게이트절연막 두께보다 얇은 저 전압 게이트절연막을 형성한다.

44. 发明授权

KR100546693B1 플래시 메모리 장치 및 그 제조방법 失效
标题翻译：闪存器件及其制造方法相同
公开(公告)号：KR100546693B1
公开(公告)日：2006-01-26
申请号：KR1020040031863
申请日：2004-05-06
申请人： 동부일렉트로닉스 주식회사
发明人： 이상범
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , H01L27/115 , H01L29/792 , Y10S438/954
摘要： 본 발명은 디바이스(device) 오동작을 방지하고, 집적도 향상을 도모하기 위한 플래시 메모리 장치 및 그 제조방법에 관한 것이다.
이러한 목적을 달성하기 위하여 플래시 메모리 장치는 필드영역 및 활성영역이 정의되는 반도체 기판과, 상기 필드 영역의 반도체 기판상에 형성되며 절연막으로 둘러 쌓인 폴리실리콘막으로 이루어진 소자 분리막과, 상기 소자 분리막의 측면에 형성되는 절연막 측벽과, 상기 활성영역의 반도체 기판을 가로지르는 ONO막과, 상기 ONO막상의 게이트와, 상기 게이트 양측 활성영역의 반도체 기판내의 소오스/드레인과, 상기 드레인상에 상기 소자 분리막 및 절연막 측벽에 자기정합적으로 구성되는 드레인 콘택을 포함하여 구성된다.
SONOS, 디자인 룰(design rule), 폴리실리콘 격리

45. 发明授权

KR1019930001736B1 반도체장치의 제조방법 失效
公开(公告)号：KR1019930001736B1
公开(公告)日：1993-03-12
申请号：KR1019890009523
申请日：1989-07-05
申请人： 가부시끼가이샤 도시바
发明人： 모리세이이치
IPC分类号： G11C11/24
CPC分类号： H01L28/40 , H01L21/3211 , Y10S438/954
摘要： 내용 없음.

46. 发明公开

KR1020110078450A 반도체 메모리 소자의 제조 방법 无效
标题翻译：制造半导体存储器件的方法
公开(公告)号：KR1020110078450A
公开(公告)日：2011-07-07
申请号：KR1020090135267
申请日：2009-12-31
申请人： 주식회사 디비하이텍
发明人： 신동원
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L21/28282 , G11C16/10 , H01L21/28202 , Y10S438/954
摘要： PURPOSE: A method for manufacturing a semiconductor memory device is provided to increase data storage capacity by forming an ONONO(Oxide-Nitride-Oxide-Nitride-Oxide) and forming first and second storages to store data into a ternary scale. CONSTITUTION: In a method for manufacturing a semiconductor memory device, an ONONO layer(140) is formed on a semiconductor substrate(100). The ONONO layer comprises a first storage(142) and a second storage(144). The gate pattern(160) is formed by forming a control gate(150) on the ONONO layer. An LDD(Lightly Doped Drain) implantation process on the semiconductor substrate adjacent to the gate pattern is performed to form an LDD area. A source area(190) area is formed by implanting impurity ion on the semiconductor substrate adjacent to the gate pattern.
摘要翻译：目的：提供一种用于制造半导体存储器件的方法，以通过形成ONONO（氧化氮 - 氮化物 - 氮化物 - 氧化物）并形成第一和第二存储器以将数据存储为三进制数来增加数据存储容量。构成：在制造半导体存储器件的方法中，在半导体衬底（100）上形成ONONO层（140）。 ONONO层包括第一存储器（142）和第二存储器（144）。栅极图案（160）通过在ONONO层上形成控制栅极（150）而形成。执行与栅极图案相邻的半导体衬底上的LDD（轻掺杂漏极）注入工艺以形成LDD区域。通过在与栅极图案相邻的半导体衬底上注入杂质离子形成源区（190）区域。

47. 发明授权

KR100976797B1 반도체 소자의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100976797B1
公开(公告)日：2010-08-20
申请号：KR1020080058229
申请日：2008-06-20
申请人： 주식회사 디비하이텍
发明人： 정희돈
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/792 , H01L21/28282 , H01L27/11568 , H01L29/4234 , Y10S438/954
摘要： 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판에 ONO(oxide-nitride-oxide)층을 형성하고, 형성된 ONO층을 식각하여 홈을 형성하는 단계, 상기 홈 상에 수직 구조물 패턴을 상기 ONO층보다 높게 형성하는 단계, 상기 수직 구조물 패턴의 측벽에 스페이서 산화막 및 제1 게이트 폴리를 순차로 형성하고 상기 제1 게이트 폴리의 측벽의 일부 영역에 질화막 스페이서를 형성하는 단계, 상기 질화막 스페이서를 제거하고 제1 게이트 폴리의 측벽에 스페이서 형태의 제2 게이트 폴리를 형성하는 단계, 및 상기 수직 구조물 패턴을 제거하여 서로 대칭적으로 분리된 제1 스플릿 게이트 및 제2 스플릿 게이트를 형성하는 단계를 포함한다.
플래쉬 메모리(flash memory)
摘要翻译：提供了一种制造半导体器件的方法。该方法包括在半导体衬底上形成氧化物 - 氮化物 - 氧化物（ONO）层，蚀刻所形成的ONO层以形成凹槽，在高于ONO层的凹槽上形成垂直结构图案在所述垂直结构图案的侧壁上形成间隔氧化物膜和第一栅多晶硅，并且在除去所述氮化物膜间隔物之后，在所述第一多晶硅栅的所述侧壁的部分区域中形成氮化物膜间隔物，在所述侧壁上形成隔离物形式的第二栅极多晶硅并去除所述垂直结构图案以形成彼此对称分离的第一分离栅极和第二分离栅极。

48. 发明公开

KR1020100072405A 반도체 소자, 이의 제조방법 및 플래시 메모리 소자 无效
标题翻译：半导体器件，其制造方法和闪存存储器件
公开(公告)号：KR1020100072405A
公开(公告)日：2010-07-01
申请号：KR1020080130809
申请日：2008-12-22
申请人： 주식회사 디비하이텍
发明人： 주성중
IPC分类号： H01L27/115
CPC分类号： H01L29/42336 , H01L21/28273 , H01L27/11521 , H01L29/66825 , H01L29/7881 , H01L21/28282 , Y10S438/954
摘要： PURPOSE: A semiconductor device, a method of fabricating the same and a flash memory device are provided to implement a high breakdown voltage and a low threshold voltage. CONSTITUTION: A gate(320) is arranged on a semiconductor substrate(100). A source area(600) is formed on one side of the gate. A drain area(700) is formed on the other side of the gate. A channel area(CH) is formed between the source area and drain area. The channel area includes a first channel area(CH1) having a first threshold voltage and a second channel area(CH2) having a second threshold voltage higher than the first threshold voltage.
摘要翻译：目的：提供半导体器件，其制造方法和闪速存储器件以实现高击穿电压和低阈值电压。构成：在半导体衬底（100）上布置栅极（320）。源极区域（600）形成在栅极的一侧。漏极区域（700）形成在栅极的另一侧。在源极区域和漏极区域之间形成沟道区域（CH）。通道区域包括具有第一阈值电压的第一通道区域（CH1）和具有高于第一阈值电压的第二阈值电压的第二通道区域（CH 2）。

49. 发明公开

KR1020100049504A 진보된 메모리 디바이스를 위한 자기 정렬된 좁은 저장 소자 有权
标题翻译：用于高级存储器件的自对准的NARROW存储元件
公开(公告)号：KR1020100049504A
公开(公告)日：2010-05-12
申请号：KR1020097025665
申请日：2008-05-09
申请人： 스펜션 엘엘씨 , 파리크 수케투 아런
发明人： 파리크수케투아런
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/115 , H01L21/0337 , H01L21/0338 , H01L21/28282 , H01L21/28291 , H01L21/31144 , H01L27/11568 , H01L29/66833 , H01L29/792 , Y10S438/954
摘要： A method of forming a sub-lithographic charge storage element on a semiconductor substrate is provided. The method can involve providing first and second layers on a semiconductor substrate, a thickness of the first layer being larger than a thickness of the second layer; forming a spacer adjacent a side surface of the first layer and on a portion of an upper surface of the second layer; and removing an exposed portion of the second layer that is not covered by the spacer. By removing the exposed portion of the second layer while leaving a portion of the second layer that is protected by the spacer, the method can make a sub-lithographic charge storage element from the remaining portion of the second layer on the semiconductor substrate.
摘要翻译：提供了在半导体衬底上形成次光刻电荷存储元件的方法。该方法可以包括在半导体衬底上提供第一层和第二层，第一层的厚度大于第二层的厚度; 在所述第一层的侧表面和所述第二层的上表面的一部分上形成间隔物; 以及去除未被间隔物覆盖的第二层的暴露部分。通过在留下被间隔物保护的第二层的一部分的同时移除第二层的暴露部分，该方法可以从半导体衬底上的第二层的剩余部分制造亚光刻电荷存储元件。

50. 发明公开

KR1020090132124A 반도체 소자의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020090132124A
公开(公告)日：2009-12-30
申请号：KR1020080058229
申请日：2008-06-20
申请人： 주식회사 디비하이텍
发明人： 정희돈
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/792 , H01L21/28282 , H01L27/11568 , H01L29/4234 , Y10S438/954 , H01L21/28141 , H01L21/3213
摘要： PURPOSE: A manufacturing method of a semiconductor device is provided to prevent property variation of a cell by forming a first trap nitride film and a second trap nitride film of a first split gate and a second split gate with the same length. CONSTITUTION: An ONO(Oxide-Nitride-Oxide) layer is formed on a semiconductor substrate(210). A groove is formed by etching the ONO layer. A vertical structure pattern is formed on the groove, and is higher than the ONO layer. A first oxide film(232) and a first gate poly(240-1) are successively formed to a side wall of the vertical structure pattern. A nitride film spacer is formed to a partial region of the side wall of the first gate poly. A second gate poly(255) is formed to a side wall of the first gate poly. A first split gate(280) and a second split gate(285) are formed by removing the vertical structure pattern.
摘要翻译：目的：提供半导体器件的制造方法，以通过形成具有相同长度的第一分离栅极和第二分离栅极的第一阱氮化物膜和第二阱氮化物膜来防止电池的性质变化。构成：在半导体衬底（210）上形成ONO（氧化物 - 氮化物 - 氧化物）层。通过蚀刻ONO层形成凹槽。在凹槽上形成垂直结构图案，并且高于ONO层。第一氧化膜（232）和第一栅极聚（240-1）依次形成在垂直结构图案的侧壁上。氮化物膜间隔物形成于第一栅极聚合物的侧壁的部分区域。第二栅极聚（255）形成在第一栅极聚合物的侧壁上。通过去除垂直结构图案形成第一分割门（280）和第二分割门（285）。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式