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41. 发明授权

KR100555522B1 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법및 그 메모리 장치 失效
标题翻译：实现该方法的存储单元数据和存储器件的升压写入方法
公开(公告)号：KR100555522B1
公开(公告)日：2006-03-03
申请号：KR1020030075815
申请日：2003-10-29
申请人： 삼성전자주식회사
发明人： 정인영
IPC分类号： G11C11/409
CPC分类号： G11C7/22 , G11C7/12 , G11C11/4076 , G11C11/4094 , G11C2207/229
摘要： 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법 및 그 메모리 장치가 개시된다. 본 발명의 메모리 셀 데이터 기입 방법은 기입 명령에 응답하여 수신되는 입력 데이터를 비트라인으로 전달하는 단계와, 비트라인 상의 입력 데이터를 메모리 셀 트랜지스터를 통하여 메모리 셀 커패시터에 기입하는 단계와, 기입 명령 및 비트라인 프리차아지 신호에 응답하여 기입 부스팅 신호를 발생하는 단계와, 기입 부스팅 신호에 응답하여 기입 부스팅 신호와 비트라인 사이의 커패시터를 부스팅시키는 단계와, 커패시터의 부스팅에 의해 비트라인이 소정의 전압 레벨로 부스팅되는 단계와, 그리고 부스팅된 비트라인의 전압 레벨이 메모리 셀 커패시터에 재기입되는 단계를 포함한다. 본 발명에 의하면, 기입 부스팅 신호에 응답하는 부스트 기입 동작 동안 비트라인으로 기존의 전원 전압 보다 높은 전압 레벨로 메모리 셀 커패시터를 충전시키기 때문에, 메모리 셀 커패시터에 저장되는 전하량이 커진다.
부스트 기입 동작, 커패시터, 비트라인, 기입 부스팅 신호, 메모리 셀 커패시터,

42. 发明授权

KR100438635B1 동기 플래시 메모리에서 프리차지 동작의 소거 失效
标题翻译： 동기플래시메모리에서프리차지동작의소거
公开(公告)号：KR100438635B1
公开(公告)日：2004-07-02
申请号：KR1020027013094
申请日：2001-03-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 루파바,프랭키에,에프.
IPC分类号： G11C7/00
CPC分类号： G11C7/106 , G06F13/1615 , G06F13/1668 , G06F13/1694 , G06F13/4243 , G11C7/10 , G11C7/1015 , G11C7/1039 , G11C7/1045 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/1087 , G11C8/18 , G11C16/10 , G11C16/26 , G11C16/32 , G11C2207/105 , G11C2207/2281 , G11C2207/229 , G11C2216/22
摘要： A synchronous flash memory includes an array of non-volatile memory cells. The memory device has a package configuration that is compatible with an SDRAM. In one embodiment, the synchronous memory device comprises an array of memory cells arranged in rows and columns. A clock connection is provided to receive an externally provided clock signal. The memory does not require a precharge time period during a time period between the first and second externally provided active commands.
摘要翻译：同步闪存包括非易失性存储器单元阵列。存储器件具有与SDRAM兼容的封装配置。在一个实施例中，同步存储器装置包括以行和列排列的存储器单元的阵列。提供时钟连接以接收外部提供的时钟信号。存储器在第一和第二外部提供的激活命令之间的时间段期间不需要预充电时间段。

43. 发明授权

KR100438634B1 기록 및 판독 동작을 동시에 행하는 동기식 플래시 메모리 失效
标题翻译： 기록및판독동작을동시에행하는동기식시시메모리
公开(公告)号：KR100438634B1
公开(公告)日：2004-07-02
申请号：KR1020027013090
申请日：2001-03-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 루파바,프랭키,에프.
IPC分类号： G11C7/00
CPC分类号： G11C16/26 , G11C7/1015 , G11C7/1072 , G11C16/10 , G11C2207/2281 , G11C2207/229 , G11C2216/22
摘要： A synchronous flash memory includes an array of non-volatile memory cells. The memory array is arranged in rows and columns, and can be further arranged in addressable blocks. Data communication connections are used for bi-directional data communication with an external device(s), such as a processor or other memory controller. A write latch is coupled between the data buffer and the memory array to latch data provided on the data communication connections. The memory can write data to one location, such as a memory array block, while data is read from a second location, such as a second memory array block. The write and read operations are performed on a common addressable row of the array blocks.
摘要翻译：同步闪存包括非易失性存储单元阵列。存储器阵列按行和列排列，并且可以进一步排列在可寻址块中。数据通信连接用于与诸如处理器或其他存储器控制器之类的外部设备进行双向数据通信。写锁存器耦合在数据缓冲器和存储器阵列之间以锁存在数据通信连接上提供的数据。存储器可以将数据写入一个位置，例如存储器阵列块，同时从第二位置（例如第二存储器阵列块）读取数据。写入和读取操作在阵列块的公共可寻址行上执行。

44. 发明公开

KR1020040036477A 데이터 독출 동작과 기입 동작을 동시에 수행할 수 있는집적 회로 및 방법. 有权
标题翻译：可同时执行数据读操作和写操作的集成电路及其方法
公开(公告)号：KR1020040036477A
公开(公告)日：2004-04-30
申请号：KR1020020065682
申请日：2002-10-26
申请人： 삼성전자주식회사
发明人： 손교민 , 서영호
IPC分类号： G11C7/00
CPC分类号： G06F12/0893 , G06F2212/3042 , G11C7/22 , G11C11/4076 , G11C2207/2245 , G11C2207/2281 , G11C2207/229
摘要： PURPOSE: An integrated circuit capable of performing a data read operation and a data write operation at the same time and its method are provided to increase an operating frequency of a clock signal. CONSTITUTION: According to the integrated circuit(200) where an input port and an output port are separated and a write address(WADD) and a read address(RADD) are inputted during one period of a clock signal, memory blocks(MB1,MB2,MB3,MB4) comprise a plurality of sub memory blocks respectively. Cache memory blocks(CMB1,CMB2,CMB3,CMB4) correspond to the memory blocks. And a tag memory control part(210) reads data stored in the memory blocks or the cache memory blocks or writes data to the memory blocks or the cache memory blocks in response to the write address or the read address.
摘要翻译：目的：提供能够同时执行数据读取操作和数据写入操作的集成电路及其方法，以增加时钟信号的工作频率。构成：根据在时钟信号的一个周期期间输入端口和输出端口被分离并写入地址（WADD）和读取地址（RADD）的集成电路（200），存储器块（MB1，MB2 ，MB3，MB4）分别包括多个子存储器块。高速缓冲存储器块（CMB1，CMB2，CMB3，CMB4）对应于存储器块。并且，标签存储器控制部件（210）响应于写入地址或读取地址读取存储在存储器块或高速缓冲存储器块中的数据或将数据写入存储器块或高速缓冲存储器块。

45. 发明公开

KR1020030085469A 반도체 기억장치 失效
公开(公告)号：KR1020030085469A
公开(公告)日：2003-11-05
申请号：KR1020030014332
申请日：2003-03-07
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지 , 나카세야스노부
IPC分类号： G11C29/00
CPC分类号： G11C7/227 , G11C7/22 , G11C29/023 , G11C29/026 , G11C29/028 , G11C29/24 , G11C2207/2281 , G11C2207/229
摘要： 정규 메모리셀(MC)과 행방향으로 정렬하여 정규 메모리셀과 동일한 레이아웃을 갖는 더미셀(DC)을 행렬형으로 배열한다. 더미셀 열(50a-50d) 각각에 있어서 더미 비트선을 배치하고, 하나의 워드선. 선택시 동시에 복수의 더미셀을 선택하여 대응한 더미 비트선(DBLa-DBLd)에 접속한다. 이들 더미 비트선의 전위를 전압검출회로(52)로 검출하여, 센스앰프(30)의 활성화 등의 타이밍을 결정한다. 반도체 기억장치에 있어서, 메모리셀 어레이 구성에 상관없이, 고속으로 더미 비트선의 전위를 변화시켜, 내부 데이터 판독 타이밍을 최적화할 수 있다.

46. 发明公开

KR1020030061876A 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 有权
标题翻译： UNI-TRANSISTOR RANDOM ACCESS MEMORY DEVICE AND METHOD FOR READ，WRITING AND REFRESHING FOR THE SAME
公开(公告)号：KR1020030061876A
公开(公告)日：2003-07-23
申请号：KR1020020001874
申请日：2002-01-12
申请人： 삼성전자주식회사
发明人： 조성규
IPC分类号： G11C11/413
CPC分类号： G11C7/06 , G11C7/18 , G11C11/405 , G11C11/406 , G11C11/4091 , G11C11/4097 , G11C11/4099 , G11C2207/065 , G11C2207/2281 , G11C2207/229 , G11C2211/4013
摘要： PURPOSE: A uni-transistor random access memory device and a method for reading, writing and refreshing the same are provided to reduce the refresh current or the standby current as well as to shorten the word line activation time by not activating the selected word line when the refresh operation is selected. CONSTITUTION: A uni-transistor random access memory device includes a driving circuit(170), a signal generation circuit(180), a control logic(150), a driving circuit(160), a detection circuit(200), a reference generation circuit(190), a column selection circuit(120), a row selection circuit(130), a cell array(110) and a sense amplification and column gate circuit(140). In the uni-transistor random access memory device, the gate of the cell transistor is connected to the reference word line and the current path thereof is formed between the reference bit line and the one electrode of the cell transistor. The cell data '1' is always stored at the reference memory cell. And, the sense amplification and column gate circuit(140) is connected to the plurality of the bit lines.
摘要翻译：目的：提供单晶体管随机存取存储器件及其读取，写入和刷新方法，以减少刷新电流或待机电流以及通过在激活所选择的字线时缩短字线激活时间，选择刷新操作。结构：单晶体管随机存取存储器件包括驱动电路（170），信号产生电路（180），控制逻辑（150），驱动电路（160），检测电路（200）电路（190），列选择电路（120），行选择电路（130），单元阵列（110）和感测放大和列门电路（140）。在单晶体管随机存取存储器件中，单元晶体管的栅极连接到参考字线，并且其电流路径形成在基准位线和单元晶体管的一个电极之间。单元数据“1”总是存储在参考存储单元中。并且，感测放大和列门电路（140）连接到多个位线。

47. 发明公开

KR1020030014378A 비휘발성 모드 레지스터를 이용한 동기 플래시 메모리 失效
标题翻译： 비휘발성모드레지스터를이용한동기플래시메모리
公开(公告)号：KR1020030014378A
公开(公告)日：2003-02-17
申请号：KR1020027013091
申请日：2001-03-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 루파바,프랭키에,에프.
IPC分类号： G11C16/00
CPC分类号： G11C7/106 , G06F13/1615 , G06F13/1668 , G06F13/1694 , G06F13/4243 , G11C7/10 , G11C7/1015 , G11C7/1039 , G11C7/1045 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/1087 , G11C8/18 , G11C16/10 , G11C16/26 , G11C2207/105 , G11C2207/2281 , G11C2207/229 , G11C2216/22
摘要： 동기 플래시 메모리는 비휘발성 메모리 셀 어레이를 포함한다. 메모리 디바이스는 SDRAM과 호환 가능한 패키지 구성을 갖는다. 메모리 디바이스는 비휘발성 모드 레지스터에 저장될 수 있는 모드 데이터를 이용하여 메모리 액세스 동작을 수행한다. 이 모드 데이터는 휘발성 모드 레지스터로 복사될 수 있다. 비휘발성 및 모드 레지스터와 휘발성 모드 레지스터는 둘 다 동작 중에 편집될 수 있다.
摘要翻译：同步闪存包括非易失性存储单元阵列。存储器件具有与SDRAM兼容的封装配置。存储器设备使用可存储在非易失性模式寄存器中的模式数据来执行存储器访问操作。模式数据可以复制到易失性模式寄存器中。操作期间，可以编辑非易失性和易失性模式寄存器。

48. 发明公开

KR1020030014377A 동기형 플래시 메모리 失效
标题翻译： 동기형플래시메모리
公开(公告)号：KR1020030014377A
公开(公告)日：2003-02-17
申请号：KR1020027013076
申请日：2001-03-30
申请人： 마이크론 테크놀로지, 인크.
发明人： 루파바,프랭키에,에프.
IPC分类号： G11C16/00
CPC分类号： G11C7/106 , G06F13/1615 , G06F13/1668 , G06F13/1694 , G06F13/4243 , G11C7/10 , G11C7/1015 , G11C7/1039 , G11C7/1045 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/1087 , G11C8/18 , G11C16/10 , G11C16/26 , G11C2207/105 , G11C2207/2281 , G11C2207/229 , G11C2216/22
摘要： 동기 플래시 메모리는 비휘발성 메모리 셀 어레이를 포함한다. 메모리 장치는 SDRAM과 호환 가능한 팩키지 구성을 갖는다. 메모리 장치는 데이터를 입력 커넥션으로부터 출력 커넥션에 루팅하기 위해 선택가능한 전파 경로들을 갖는 파이프라인 버퍼를 포함한다. 각각의 전파 경로는 선정된 수의 클록 사이클들을 필요로 한다. 비휘발성 동기 메모리는 양 형태들의 데이터의 일관된 레이턴시를 유지하기 위해 파이프라인 출력 버퍼를 통해 메모리 데이터 및 레지스터 데이터 모두를 루팅하는 회로를 포함한다.
摘要翻译：计算机系统包括存储器控制器和经由主存储器总线耦合到存储器控制器的同步非易失性存储器设备。同步非易失性存储装置具有以对应于同步动态随机存取存储器装置的互连的方式布置的外部互连。同步动态随机存取存储器装置。然而，同步闪存设备包括复位连接，并且Vccp电源连接对应于同步动态随机存取存储器的第一和第二非连接（NC）互连引脚。在一个实施例中，同步非易失性存储器件具有命令接口，该命令接口包括用于接收写入使能信号的写入使能连接（WE＃），用于接收写入使能信号的列地址选通连接（CAS＃），列地址选通连接（RAS＃）以接收行地址选通信号，以及芯片选择连接（CS＃）以接收芯片选择信号。

49. 发明公开

KR1020000035566A 반도체 기억 장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR1020000035566A
公开(公告)日：2000-06-26
申请号：KR1019990051432
申请日：1999-11-19
申请人： 가부시끼가이샤 도시바
发明人： 야베도모아끼 , 미야노신지
IPC分类号： G11C11/407 , G11C11/41 , G11C11/34
CPC分类号： G11C7/227 , G11C11/4074 , G11C11/4076 , G11C2207/002 , G11C2207/2281 , G11C2207/229
摘要： PURPOSE: A semiconductor memory device is provided to shorten a data read time and a data write time in a case of constructing a memory macro of a less capacitance by setting an optimum delay time according to a capacitance of the memory macro. CONSTITUTION: A semiconductor memory device comprises a memory macro(1) which consists of a plurality of memory array blocks(MAB), a DC potential generating block(2), an input/output data buffer block(3), a plurality of memory array power driver blocks(PDB), a control block(5) and a plurality of power line blocks(PLB). The memory array blocks(MAB) are arranged adjacent to each other in a bit line direction. The DC potential generating block(2) generates a substrate potential, a word line potential, a bit line potential, a reference voltage of a sense amplifier power driver, and a power potential for a peripheral circuit. The input/output data buffer block(3) are connected to DQ line pairs which are arranged through the memory array blocks(MAB). The memory array power driver blocks(PDB) are disposed so as to correspond to the memory array blocks. The control block(5) comprises a plurality of first buffers each receiving control signals(/RAS,/CAS,/WE), a plurality of second buffers receiving row and column addresses(AR0-AR10,AC0-AC3) to generate internal row and column addresses, a plurality of switches for fixing a block address of the internal column address into a predetermined value according to a capacitance of the memory macro(the number of memory array blocks), and an input/output data buffer control circuit(38) for controlling the input/output data block(3).
摘要翻译：目的：提供一种半导体存储器件，通过根据存储器宏的电容设置最佳延迟时间，在构造较小电容的存储器宏的情况下缩短数据读取时间和数据写入时间。构成：半导体存储器件包括由多个存储器阵列块（MAB），直流电位产生块（2），输入/输出数据缓冲块（3），多个存储器阵列功率驱动器块（PDB），控制块（5）和多个电源线块（PLB）。存储器阵列块（MAB）在位线方向上彼此相邻布置。直流电位产生块（2）产生衬底电位，字线电位，位线电位，读出放大器功率驱动器的参考电压和外围电路的功率电位。输入/输出数据缓冲块（3）连接到通过存储器阵列块（MAB）布置的DQ线对。存储器阵列功率驱动器块（PDB）被布置为对应于存储器阵列块。控制块（5）包括多个第一缓冲器，每个第一缓冲器各自接收控制信号（/ RAS，/ CAS，/ WE），多个第二缓冲器接收行和列地址（AR0-AR10，AC0-AC3）以产生内部行和列地址，多个开关，用于根据存储器宏的电容（存储器阵列块的数量）将内部列地址的块地址固定成预定值，以及输入/输出数据缓冲器控制电路（38 ），用于控制输入/输出数据块（3）。

50. 发明公开

KR1020000008909A 반도체 메모리의 라이트 리커버리 시간 제어회로 및 제어방법 有权
标题翻译：用于半导体存储器件的写恢复时间控制电路及其方法
公开(公告)号：KR1020000008909A
公开(公告)日：2000-02-15
申请号：KR1019980028992
申请日：1998-07-18
申请人： 현대반도체 주식회사
发明人： 나준호
IPC分类号： G11C11/34
CPC分类号： G11C8/18 , G11C7/22 , G11C8/10 , G11C2207/229
摘要： PURPOSE: A write recovery time control circuit is provided to control an enable time of a word line selection signal by utilizing a single delay unit so that a write recovery time can be optimized and a chip can be reduced in size. CONSTITUTION: The write recovery time control circuit comprises: a predecoder which generates a cell block address and a predecoded address signal after decoding an external signal; a main decoder which generates the word line selection signal by decoding the cell block address signal and the predecoded address signal; a write disable signal generator which generates a write disable signal of a negative short pulse type having a prescribed term of low level when a write enable signal bar becomes disabled after receiving a write enable bar signal and a chip select bar signal. The method of the write recovery time control circuit comprising the steps of: generating the write disable signal of the negative short pulse type having the prescribed term of low level when the write enable signal bar becomes disabled; enabling a power control circuit to control the address decoder when each LSB(Least Significant Bit) of the write disable signal, the cell block address signal and the predecoded address signal are in high level; and generating the word line selection signal by decoding the predecoded address signal when the power control signal becomes enabled.
摘要翻译：目的：提供写恢复时间控制电路，通过利用单个延迟单元来控制字线选择信号的使能时间，从而可以优化写恢复时间并减小芯片尺寸。构成：写恢复时间控制电路包括：在解码外部信号之后产生单元块地址和预解码地址信号的预解码器; 主解码器，通过解码单元块地址信号和预解码地址信号来产生字线选择信号; 写禁止信号发生器，当写入使能信号条在接收到写使能条信号和芯片选择条信号之后禁止时，产生具有低电平的规定项的负短脉冲类型的写禁止信号。写恢复时间控制电路的方法包括以下步骤：当写使能信号条禁止时，产生具有规定的低电平项的负短脉冲类型的写禁止信号; 当写入禁止信号，单元块地址信号和预解码地址信号的每个LSB（最低有效位）处于高电平时，使得功率控制电路能够控制地址解码器; 以及当所述功率控制信号变为有效时通过解码所述预解码的地址信号来产生所述字线选择信号。

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