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41. 发明公开

KR1020040087929A 양방향 판독/프로그램 비휘발성 부동 게이트 메모리 셀 및그 어레이와 형성 방법 无效
标题翻译：双向读取或编程非易失性浮动门存储单元，其阵列及其形成方法以增加存储密度
公开(公告)号：KR1020040087929A
公开(公告)日：2004-10-15
申请号：KR1020040023896
申请日：2004-04-07
申请人： 실리콘 스토리지 테크놀로지 인크
发明人： 첸보미 , 프레이어잭 , 리다나
IPC分类号： H01L27/115
CPC分类号： H01L27/11521 , G11C16/0458 , H01L27/115 , H01L29/42336 , H01L29/7887
摘要： PURPOSE: A bidirectional reading or programming non-volatile floating gate memory cell is provided to increase storage density by storing a single bit in each of two floating gates of a memory cell. CONSTITUTION: A substantially single crystalline semiconductor material is of the first conductivity type. The first region is formed on the semiconductor material, having the second conductivity type different from the first conductivity type. The second region is formed on the semiconductor material, having the second conductivity type and separated from the first region. A channel region including the first, second and third portions interconnects the first and second regions to conduct charges. A dielectric is formed on the channel region. The first floating gate(40a) is formed on the dielectric, separated from the first portion adjacent to the first region. The first floating gate stores at least one of a plurality of bits. The second floating gate(40b) is formed on the dielectric, separated from the second portion adjacent to the second region. The second floating gate stores at least on e of the plurality of bits. A gate electrode is formed on the dielectric, separated from the third portion located between the first and second portions. The first gate electrode is electrically connected to the first region, capacitively coupled to the first floating gate. The second gate electrode is electrically connected to the second region, capacitively coupled to the second floating gate.
摘要翻译：目的：提供双向读取或编程非易失性浮动栅极存储单元，以通过将存储单元的两个浮动栅极中的每一个中的单个位存储来增加存储密度。构成：基本单晶半导体材料是第一导电类型。第一区域形成在具有不同于第一导电类型的第二导电类型的半导体材料上。第二区域形成在具有第二导电类型且与第一区域分离的半导体材料上。包括第一，第二和第三部分的沟道区域互连第一和第二区域以进行电荷。在沟道区上形成电介质。第一浮动栅极（40a）形成在电介质上，与第一区域相邻的第一部分分离。第一浮动门存储多个比特中的至少一个。第二浮动栅极（40b）形成在与第二区域相邻的第二部分分离的电介质上。第二浮动栅极至少存储多个位的e。在电介质上形成栅电极，与位于第一和第二部分之间的第三部分分离。第一栅电极电连接到第一区，电容耦合到第一浮栅。第二栅极电连接到第二区域，电容耦合到第二浮栅。

42. 发明公开

KR1020040084946A 이중 셀 메모리 소자를 효과적으로 독출 및프로그래밍하기 위한 방법 및 시스템 无效
标题翻译：用于有效地读取和编程双单元存储器器件的方法和系统
公开(公告)号：KR1020040084946A
公开(公告)日：2004-10-06
申请号：KR1020047013445
申请日：2003-01-27
申请人： 샌디스크 엘엘씨
发明人： 세르니아,라울에이.
IPC分类号： G11C16/04 , G11C16/10
CPC分类号： G11C16/0458 , G11C2216/16 , G11C2216/22
摘要： 본 발명은 이중 셀 메모리 소자의 독출 및 프로그래밍(기록)을 위한 메모리 시스템(10)에 관한 것이다. 본 발명의 일면에서, 독출 혹은 프로그래밍 동안 상기 메모리 시스템(10)에 대한 모든 비트 라인들이 생산적으로 사용됨으로써 독출 및 프로그램 동작의 향상된(가령, 최대의) 병렬화를 달성하게 된다. 상기 메모리 시스템(10)은 일반적으로 이진 또는 다중 상태의 데이터를 기억할 수 있는 비휘발성 메모리 제품 또는 디바이스이다.

43. 发明授权

KR100358070B1 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 失效
标题翻译：多比特闪存单元的结构及其使用方法
公开(公告)号：KR100358070B1
公开(公告)日：2002-10-25
申请号：KR1019990062956
申请日：1999-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 신진 , 장상환 , 최승욱 , 심근수
IPC分类号： H01L27/115
CPC分类号： G11C16/0475 , G11C11/5621 , G11C11/5628 , G11C11/5671 , G11C16/0458 , G11C2211/5612 , H01L29/7887
摘要： 본발명은멀티비트플래쉬메모리셀 및이를이용한프로그램방법에관한것으로, 종래멀티비트플래쉬메모리셀의경우단위셀의크기가증가하고동작전압이높아소자의신뢰성이저하되며, 셀의동작에필요한회로가복잡해지는문제점을해결하기위하여, 플래쉬메모리셀의플로팅게이트를 N 타입과 P 타입의두 영역으로도핑하여문턱전압이다른두 종류의셀이직렬로연결된것과같은구조를갖도록하고, 가상접지형의셀 어레이에서소오스와드레인을스위치시키면서프로그램하므로써, 여러가지상태의정보를저장할수 있는멀티비트플래쉬메모리셀 및이를이용한프로그램방법이개시된다.

44. 发明公开

KR1020010036298A 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 失效
标题翻译：非易失性存储器件，其相同的阵列和用于感测其数据的方法
公开(公告)号：KR1020010036298A
公开(公告)日：2001-05-07
申请号：KR1019990043252
申请日：1999-10-07
申请人： 현대반도체 주식회사
发明人： 권욱현
IPC分类号： H01L27/115
CPC分类号： H01L29/7887 , G11C11/5621 , G11C11/5642 , G11C16/0458 , G11C16/26 , G11C2211/5612 , H01L27/115
摘要： PURPOSE: A non-volatile memory device, a cell array of the same, and a method for sensing data of the same are provided to store a large quantity of data by forming a flash memory cell having two floating gates. CONSTITUTION: The first insulating layer(52) is formed on a semiconductor substrate(51). The first and the second floating gates(53a,53b) are formed on the first gate insulating layer(52). A dopant region is formed on the semiconductor substrate(51) of one side of the first and the second floating gates(53a,53b). The first control gate(56a) is formed on the second gate insulating layer(55) in order to cover a part and one side of the first floating gate(53a). The second control gate(56b) is formed on the second gate insulating layer(55) in order to cover a part and one side of the second floating gate(53b).
摘要翻译：目的：通过形成具有两个浮动栅极的闪存单元，提供非易失性存储器件，其单元阵列和用于检测其数据的方法来存储大量数据。构成：第一绝缘层（52）形成在半导体衬底（51）上。第一和第二浮栅（53a，53b）形成在第一栅绝缘层（52）上。在第一和第二浮动栅极（53a，53b）的一侧的半导体衬底（51）上形成掺杂剂区域。第一控制栅极（56a）形成在第二栅极绝缘层（55）上以覆盖第一浮动栅极（53a）的一侧和一侧。第二控制栅极（56b）形成在第二栅极绝缘层（55）上，以覆盖第二浮动栅极（53b）的一侧和一侧。

45. 发明授权

KR100271407B1 불휘발성 반도체 메모리와 그 제조방법 및 사용 방법 失效
标题翻译：非易失性半导体存储器和制造和使用它们
公开(公告)号：KR100271407B1
公开(公告)日：2000-11-15
申请号：KR1019960070016
申请日：1996-12-18
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 히사무네요시아키
IPC分类号： H01L27/112
CPC分类号： H01L27/11521 , G11C11/5621 , G11C16/0458 , G11C16/0475 , G11C2211/5612 , H01L27/115 , H01L29/66825 , H01L29/7887
摘要： A nonvolatile semiconductor memory is composed of a number of multi-bit memory cells, each including a first floating gate and a second floating gate formed, side by side, and insulated from each other, on a first gate insulator film formed on a channel region defined between a source region and a drain region, a second gate insulator film formed to cover a surface of each of the floating gates, and a control gate formed on the second gate insulator film. The first floating gate is positioned above a source side of the channel region, and the second floating gate is postioned above a drain side of the channel region. At least the first floating gate is formed of a side wall polysilicon having a gate length remarkably smaller than that of the second floating gate or the control gate. Accordingly, the resulting channel length of the memory cell is remarkably reduced, with the result that the occupying area of each memory cell and the occupying area of a necessary peripheral circuit can be reduced.

46. 发明授权

KR100237121B1 셀이 과잉소거되지 않게 하기 위해 분할된 플로팅 게이트를 갖고 있는 전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리 셀 및 그 제조 방법 失效
标题翻译：电可擦除可编程只读存储器单元，具有分离浮动栅格，用于防止细胞从过度去除及其制造方法
公开(公告)号：KR100237121B1
公开(公告)日：2000-01-15
申请号：KR1019950037507
申请日：1995-10-27
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 구보따다이시
IPC分类号： H01L29/788 , H01L27/115 , H01L21/8247
CPC分类号： H01L29/4232 , G11C11/5621 , G11C16/0458 , G11C2211/5612 , H01L29/7887
摘要： 플로팅 게이트형 전계 효과 트랜지스터는 서로 전기적으로 분리된 하부 게이트 산화물층(10d) 상에 다수의 플로팅 게이트 서브전극(10f/10g)를 갖고 있고; 플로팅 게이트 서브전극들 중의 하나가 과잉소거로 인해 채널 영역의 일부를 공핍 상태로 변화시키더라도, 다른 서브전극이 누산된 전자량에 따라 채널 전류를 전달하고 차단하기 때문에, 과잉소거는 플로팅 게이트형 전계 효과 트랜지스터의 기능에 영향을 미치지 않는다.

47. 发明公开

KR1020170106443A 고밀도 분리형 게이트 메모리 셀 审中-实审
标题翻译：高密度隔离栅极存储单元
公开(公告)号：KR1020170106443A
公开(公告)日：2017-09-20
申请号：KR1020177023167
申请日：2016-01-19
申请人： 실리콘 스토리지 테크놀로지 인크
发明人： 두난 , 리우시안 , 티와리비핀 , 트란히예우반
IPC分类号： H01L27/11521 , G11C11/419 , G11C16/04 , G11C16/14 , H01L21/28 , H01L29/423 , H01L29/66
CPC分类号： G11C11/419 , G11C16/0458 , G11C16/14 , H01L21/28273 , H01L27/11521 , H01L29/42328 , H01L29/66825 , H01L29/7887
摘要： 메모리디바이스를형성하는방법은, 기판상에, 제1 절연층, 제1 전도성층, 제2 절연층, 제2 전도성층, 및제3 절연층을형성하는단계를포함한다. 제1 트렌치들이제3 절연층, 제2 전도성층, 제2 절연층, 및제1 전도성층을통과해서형성되어, 제1 전도성층의측부부분들을노출된상태로남긴다. 제1 전도성층의노출된부분들을따라서연장되는제4 절연층이제1 트렌치들의저부에형성된다. 제1 트렌치들은전도성재료로충전된다. 제2 트렌치들이제3 절연층, 제2 전도성층, 제2 절연층, 및제1 전도성층을통과해서형성된다. 드레인영역들이제2 트렌치들아래의기판내에형성된다. 메모리셀들의쌍이생성되고, 단일의연속적채널영역이메모리셀들의쌍에대한드레인영역들사이에연장된다.
摘要翻译：一种形成存储器件的方法包括在衬底上形成第一绝缘层，第一导电层，第二绝缘层，第二导电层和第三绝缘层。现在通过三个绝缘层，第二导电层，第二绝缘层和第一导电层形成第一沟槽，使第一导电层的侧部暴露。现在在沟槽中的一个的底部形成沿着第一导电层的暴露部分延伸的第四绝缘层。第一个沟槽充满了导电材料。现在通过三个绝缘层，第二导电层，第二绝缘层和第一导电层形成第二沟槽。现在在两个沟槽下方的衬底中形成漏极区域。一对存储器单元被创建并且单个连续沟道区域在这对存储器单元的漏极区域之间延伸。

48. 发明公开

KR1020140036318A 메모리 어레이에서의 데이터 결정 및 전송 无效
标题翻译：从存储阵列确定和传输数据
公开(公告)号：KR1020140036318A
公开(公告)日：2014-03-25
申请号：KR1020147003513
申请日：2012-07-05
申请人： 마이크론 테크놀로지, 인크.
发明人： 헨드릭슨,니콜라스
IPC分类号： G11C16/34 , G11C16/26
CPC分类号： G11C16/26 , G11C7/1033 , G11C7/1036 , G11C7/1039 , G11C7/106 , G11C11/5642 , G11C16/0458 , G11C16/0483 , G11C2207/2272 , G11C2211/5642 , G11C16/34
摘要： 메모리 디바이스들을 동작시키는 장치 및 방법들이 개시된다. 하나의 그러한 방법에서, 메모리 셀들에 대한 데이터 상태들의 제 1 부분은 메모리 디바이스로부터 결정되어 전송되고 동시에 동일한 메모리 셀들에 대한 데이터 상태들의 나머지 부분들을 결정하는 것을 계속한다. 적어도 하나의 방법에서, 메모리 셀의 데이터 상태는 제 1 감지 단계 동안 결정되어 전송되고 동시에 메모리 셀의 데이터 상태의 추가 부분들을 결정하기 위해 메모리 셀이 추가 감지 단계들을 경험한다.

49. 发明授权

KR101039244B1 비휘발성 메모리 및 그 제조방법 有权
标题翻译：非易失存储器及其制作方法
公开(公告)号：KR101039244B1
公开(公告)日：2011-06-08
申请号：KR1020067002156
申请日：2004-07-13
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 프린즈에르윈제이.
IPC分类号： H01L27/115 , H01L21/8247 , B82Y10/00
CPC分类号： B82Y10/00 , G11C16/0425 , G11C16/0458 , G11C16/0491 , G11C16/14 , G11C2216/06 , H01L21/28273 , H01L29/42332 , H01L29/66825 , H01L29/7887
摘要： 비휘발성 메모리의 트랜지스터(10)의 전하 저장 위치를 방전시키는 방법은 트랜지스터의 제어 게이트(28) 및 웰 영역(12)에 제1 및 제2 전압들을 각각 인가하는 단계를 포함한다. 제1 전압은 트랜지스터의 제어 게이트에 인가되며, 제어 게이트의 적어도 일부는 트랜지스터의 선택 게이트(18)에 인접하여 위치된다. 트랜지스터는 제어 게이트 밑에 위치된 트랜지스터의 구조의 유전물질(22, 26) 내에 배치된 나노클러스터들(24)을 갖는 전하 저장 위치를 포함한다. 마지막으로, 제2 전압은 제어 게이트 밑에 위치된 웰 영역(12)에 인가된다. 제1 전압 및 제2 전압을 인가하는 단계는 전하 저장 위치의 나노클러스터들로부터 전자들을 방전시키기 위해 구조에 전압차를 발생시킨다.
비휘발성 메모리, 제어 게이트, 선택 게이트, 유전물질, 나노클러스터

50. 发明公开

KR1020100086435A 불휘발성 반도체 기억 장치 및 그 제조 방법 无效
标题翻译：非易失性半导体存储器件及其制造方法
公开(公告)号：KR1020100086435A
公开(公告)日：2010-07-30
申请号：KR1020100005621
申请日：2010-01-21
申请人： 가부시끼가이샤 도시바
发明人： 기또마사루 , 기도마사루 , 후지와라도모꼬 , 고모리요스께 , 이시두끼메구미 , 다나까히로야스 , 후꾸즈미요시아끼 , 가쯔마따료따 , 기리사와료우헤이 , 마쯔나미준야 , 아오찌히데아끼
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/788 , G11C16/0458 , H01L27/11551 , H01L27/11556 , H01L27/1156 , H01L29/42324 , H01L29/66825 , H01L29/7881 , H01L29/7889 , H01L27/0688

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