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1. 发明公开

KR1020170077605A 메모리 모듈 및 이를 포함하는 메모리 시스템 审中-实审
标题翻译：内存模块和包含它的内存系统
公开(公告)号：KR1020170077605A
公开(公告)日：2017-07-06
申请号：KR1020150187653
申请日：2015-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 이동욱 , 김경환
IPC分类号： G11C5/04 , G11C5/12 , G11C7/10
CPC分类号： G11C8/12 , G11C5/04 , G11C5/063 , G11C5/066 , G11C7/106 , G11C7/1066 , G11C7/1087 , G11C7/1093 , G11C7/222 , G11C2207/2272
摘要： 본기술은컨트롤러; 및복수의메모리모듈을포함하고, 상기복수의메모리모듈은각각버퍼칩 및상기버퍼칩과독립적인입/출력라인을통해연결되는복수의메모리칩을포함하며, 상기복수의메모리모듈의버퍼칩들은상기컨트롤러와독립적인입/출력버스를통해연결되어, 상기복수의메모리모듈과상기컨트롤러의데이터입/출력동작을제어하도록구성될수 있다.
摘要翻译：该技术包括一个控制器; 以及多个存储器模块，多个存储器模块中的每一个包括缓冲器芯片和通过独立的输入/输出线连接到缓冲器芯片的多个存储器芯片，输出总线，并且可以被配置为控制多个存储器模块和控制器的数据输入/输出操作。

2. 发明公开

KR1020170075473A 신호 쉬프팅 회로, 베이스 칩 및 이를 포함하는 반도체 시스템 审中-实审
标题翻译：信号转换电路，基础芯片和包括其的半导体系统
公开(公告)号：KR1020170075473A
公开(公告)日：2017-07-03
申请号：KR1020150185165
申请日：2015-12-23
申请人： 에스케이하이닉스 주식회사
发明人： 이현성 , 정춘석
IPC分类号： G11C8/12 , G11C8/06 , G11C7/22 , G11C19/00
CPC分类号： G11C7/22 , G11C7/10 , G11C7/222 , G11C8/12 , G11C8/18 , G11C2207/2272
摘要： 신호쉬프팅회로는뱅크어드레스및 내부라이트신호에응답하여제1클록에동기된뱅크선택신호를생성하는뱅크선택신호생성부; 및상기뱅크선택신호를레이턴시정보에대응하는횟수만큼쉬프팅시켜쉬프팅뱅크선택신호를생성하되, 상기쉬프팅뱅크선택신호가상기제1클록보다위상이앞선제2클록에동기되도록상기뱅크선택신호를 1회이상쉬프팅시킬때마다위상을앞으로이동시키는쉬프팅부를포함할수 있다.
摘要翻译：响应于存储体地址和所述内部写信号产生与第一时钟同步的存储体选择信号的信号转换电路存储体选择信号生成部; 和，而是由多次移作为移对应于所述存储体选择信号的等待时间信息，所述移动体选择信号虚拟基地一个时钟到存储体选择信号，而不是相位与先前的第二时钟同步至少一次换档存储体选择信号生成每次输入信号时都会移动相位的移位单元。

3. 发明公开

KR1020160092378A 반도체장치 및 반도체시스템 审中-实审
标题翻译：半导体器件和半导体系统
公开(公告)号：KR1020160092378A
公开(公告)日：2016-08-04
申请号：KR1020150012944
申请日：2015-01-27
申请人： 에스케이하이닉스 주식회사
发明人： 윤영준
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： G11C7/1066 , G11C11/4093 , G11C2207/2272 , G11C7/222 , G11C7/1006 , G11C7/1039 , G11C7/1063
摘要： 반도체장치는리드동작을위해생성되는리드동작신호, 클럭에동기하여생성되는내부클럭및 확장제어신호를입력받아구간신호및 제어클럭을생성하는출력제어부; 및상기구간신호가인에이블된구간에서상기제어클럭에응답하여데이터스트로빙신호를생성하는데이터스트로빙신호생성부를포함하되, 상기구간신호가인에이블되는구간은상기확장제어신호에응답하여확장된다.
摘要翻译：半导体器件包括由读取操作产生的读取操作信号，输出控制部分，其接收扩展控制信号和通过时钟同步产生的内部时钟，并产生范围信号和控制时钟; 数据选通信号生成部，其在所述范围信号使能的范围内响应于所述控制时钟生成数据选通信号。响应于扩展控制信号来扩展范围信号被使能的范围。因此，可以在高速运行中稳定地产生数据选通信号。

4. 发明公开

KR1020160072200A 다이나믹 랜덤 액세스 메모리 어레이를 액세스하기 위한 기술들 审中-实审
标题翻译：用于访问动态随机访问存储器阵列的技术
公开(公告)号：KR1020160072200A
公开(公告)日：2016-06-22
申请号：KR1020167012870
申请日：2014-11-06
申请人： 인텔 코포레이션
发明人： 쉐퍼,안드레 , 예,젠-치에 , 루오,페이-웬
IPC分类号： G11C11/4063 , G11C11/4076 , G11C11/408 , G11C11/4096 , G11C11/4097 , G11C7/10 , G11C8/10 , G11C8/12
CPC分类号： G11C7/1072 , G11C5/063 , G11C7/1012 , G11C7/106 , G11C7/1066 , G11C8/10 , G11C8/12 , G11C11/4063 , G11C11/4076 , G11C11/408 , G11C11/4087 , G11C11/4093 , G11C11/4096 , G11C11/4097 , G11C2207/005 , G11C2207/107 , G11C2207/2209 , G11C2207/2272 , G11C2207/2281
摘要： DRAM(dynamic random access memory) 어레이를액세스하기위한예들이개시된다. 일부예들에서, DRAM 뱅크의서브-어레이들은동일한컬럼어드레스스트로브에응답하여다수의페이지들을오픈할수 있을것이다. 다른예들에서, DRAM 뱅크의서브-어레이들은 IO(input/output) 비트들이 IO 배선을통해직렬방식으로라우트될수 있도록구성될수 있다. 이러한다른예들에대해서, IO 배선은 DRAM 뱅크를포함하는 DRAM 다이를통과할수 있고/있거나, DRAM 다이의외부의메모리채널또는버스에연결될수 있다. 다른예들이설명되고청구된다.

5. 发明公开

KR1020160057728A 지연 고정 루프 회로 및 그 동작방법 审中-实审
标题翻译：延迟锁定环路电路及其操作方法
公开(公告)号：KR1020160057728A
公开(公告)日：2016-05-24
申请号：KR1020140158692
申请日：2014-11-14
申请人： 에스케이하이닉스 주식회사
发明人： 임다인 , 서영석
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： H03L7/08 , H03K3/017 , H03K5/14 , H03K2005/00019 , H03L7/0812 , H03L7/10 , G11C7/222 , G11C2207/2272
摘要： 외부클럭에기초하여생성된제1내부클럭및 제2내부클럭을전달하되, 예정된구간에서활성화되는클럭제어신호에응답하여상기제2내부클럭의전달을제어하기위한입력제어부; 상기제1내부클럭을지연고정에필요한지연시간만큼지연시켜제1지연고정클럭을생성하며, 상기클럭제어신호에응답하여상기제2내부클럭을지연시켜제2지연고정클럭을생성하기위한클럭지연부;및상기클럭제어신호가활성화된구간에서상기제1지연고정클럭및 상기제2지연고정클럭을출력하기위한출력제어부를포함하는지연고정루프회로가제공되며, 내부적으로지연고정된클럭이필요한시점에만출력하도록제어함으로써불필요한전력소모를줄일수 있다.
摘要翻译：提供了一种延迟锁定环（DLL）电路，包括：输入控制单元，用于发送基于外部时钟产生的第一和第二内部时钟，并且响应于在预定时段期间激活的时钟控制信号来控制第二内部时钟的发送 ; 时钟延迟单元，用于通过延迟第一内部时钟直到延迟锁定所需的延迟时间来产生第一延迟锁定时钟，以及通过响应于时钟控制信号延迟第二内部时钟来产生第二延迟锁定时钟; 以及输出控制单元，用于在时钟控制信号被激活的时段期间输出第一延迟锁定时钟和第二延迟锁定时钟。因此，通过在所需时间内控制内部延迟锁定时钟来输出不必要的功耗。

6. 发明公开

KR1020160048512A 타이밍 마진 자체 조정이 가능한 반도체 장치 审中-实审
标题翻译：具有自调谐时序的半导体器件
公开(公告)号：KR1020160048512A
公开(公告)日：2016-05-04
申请号：KR1020140145310
申请日：2014-10-24
申请人： 에스케이하이닉스 주식회사
发明人： 현상아 , 김재일
IPC分类号： G11C7/22 , G11C7/04
CPC分类号： G11C7/22 , G11C7/109 , G11C7/222 , G11C7/225 , G11C2207/2272 , H03L7/0812
摘要： 본기술은내부클럭신호와외부클럭신호의지연고정동작을통해지연고정클럭신호를생성하고, 상기지연고정동작에서조정된지연시간만큼내부리드명령을지연시켜지연고정된내부명령을생성하도록구성된지연고정루프; 상기지연고정루프의지연고정완료시간을판단하여생성한셀프조정인에이블신호에응답하여상기내부리드명령을생성하도록구성된조정제어부; 및상기지연고정클럭신호와상기지연고정된내부명령의위상차에따라지연제어신호를생성하고, 상기지연제어신호에따라상기내부리드명령의지연시간을조정하여타이밍조정된리드명령을생성하도록구성된타이밍조정부를포함할수 있다.
摘要翻译：本发明涉及能够自动调整定时裕度的半导体装置。该半导体装置包括：延迟锁定环，通过内部时钟信号和外部时钟信号的延迟锁定运动产生延迟锁定时钟信号，并且延迟内部引导命令多达延迟时间调谐的延迟时间，锁定运动以产生延迟锁定的内部命令; 响应于通过确定所述延迟锁定环路的延迟锁定完成时间而产生的自整定使能信号以产生所述内部引导命令的调谐控制单元; 以及定时调谐单元，根据延迟锁定时钟信号和延迟锁定内部命令之间的相位差产生延迟控制信号，并根据延迟控制信号调整内部引导命令的延迟时间，调整铅指令。

7. 发明公开

KR1020160041329A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160041329A
公开(公告)日：2016-04-18
申请号：KR1020140135008
申请日：2014-10-07
申请人： 에스케이하이닉스 주식회사
发明人： 이태용
IPC分类号： G11C11/401 , G11C8/00
CPC分类号： G11C11/40603 , G11C7/02 , G11C11/40611 , G11C11/40618 , G11C11/4076 , G11C8/18 , G11C11/408 , G11C2207/2272
摘要： 본발명은반도체장치에관한것으로, 리프레쉬피크노이즈를줄일수 있도록하는기술이다. 이러한본 발명은복수의채널을포함하고, 복수의채널각각은리프레쉬명령의인가시일정시간차를두고순차적으로액티브되는복수의뱅크, 해당채널에리프레쉬명령의인가시, 인접한채널에리프레쉬명령이인가되는지여부를검출하는비교기, 비교기의출력에대응하여뱅크액티브지연시간을결정하기위한제어신호를출력하는지연결정부, 및지연결정부의출력에대응하여복수의뱅크의액티브지연시간을제어하는지연회로를포함한다.
摘要翻译：本发明涉及能够降低刷新峰值噪声的半导体器件。本发明的半导体器件包括多个通道。每个通道包括：当应用刷新命令时以恒定的时间差顺序激活的多个存储体; 比较器，用于当所述刷新命令被施加到对应的信道时检测所述刷新命令是否被应用于相邻信道; 延迟确定单元，用于响应于比较器的输出输出控制信号以确定存储体的有效延迟时间; 以及延迟电路，用于响应于延迟确定单元的输出来控制存储体的有效延迟时间。

8. 发明公开

KR1020150025763A 메모리 시스템 审中-实审
标题翻译：记忆系统
公开(公告)号：KR1020150025763A
公开(公告)日：2015-03-11
申请号：KR1020130103769
申请日：2013-08-30
申请人： 에스케이하이닉스 주식회사
发明人： 이동욱
IPC分类号： G11C7/00 , G11C7/10
CPC分类号： G11C7/10 , G11C5/025 , G11C7/1018 , G11C2207/107 , G11C2207/2272
摘要： A memory system includes a plurality of stacked slices and a controller electrically coupled to the slices. The slices are configured to share a command in a preset number unit, wherein a slice selected in response to a control signal performs a data input/output operation in response to the command. The controller is configured to generate the command and the control signal for selecting slices in the preset number unit from among the slices. Therefore, the memory system may increase bandwidth without an increase of the area of an input/output related circuit, thereby improving the performance of high-frequency operations.
摘要翻译：存储器系统包括多个堆叠的片和电耦合到片的控制器。片被配置为以预设号码单位共享命令，其中响应于控制信号选择的片段响应于该命令执行数据输入/输出操作。所述控制器被配置为产生所述命令和所述控制信号，用于从所述切片中以预设数量单位选择切片。因此，存储系统可以增加带宽，而不增加输入/输出相关电路的面积，从而提高高频操作的性能。

9. 发明公开

KR1020140124713A 클럭 동기화 회로 및 이를 구비하는 반도체 메모리 장치 审中-实审
标题翻译：时钟同步电路和包含其的半导体存储器件
公开(公告)号：KR1020140124713A
公开(公告)日：2014-10-27
申请号：KR1020130111935
申请日：2013-09-17
申请人： 삼성전자주식회사
发明人： 전성환 , 김양기 , 현석훈 , 최정환
IPC分类号： G11C8/00 , G11C7/00
CPC分类号： G11C7/222 , G11C2207/2272 , H03L7/0812 , H03L7/085
摘要： 지연 고정 루프를 포함하는 클럭 동기화 회로 및 이를 구비하는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 클럭 동기화 회로는 입력 클럭을 지연시켜 출력 클럭을 생성하고, 지연 고정 동작을 수행하여 상기 입력 클럭과 상기 출력 클럭을 락킹(locking)하는 지연 고정 루프 및 상기 지연 고정 루프의 락킹 상태가 지속되는지를 판단하여 상기 지연 고정 동작을 종료시키는 지연 고정 제어부를 포함한다.
摘要翻译：公开了包括延迟锁定环的时钟同步电路和包括其的半导体存储器件。根据本发明的实施例的时钟同步电路包括：延迟锁定环，用于通过延迟输入时钟并通过执行延迟锁定操作锁定输入时钟和输出时钟来产生输出时钟; 以及延迟锁定控制器，用于通过确定是否保持延迟锁定环路的锁定状态来终止延迟锁定操作。

10. 发明公开

KR1020140109214A 반도체 메모리 장치 및 그 동작 방법 审中-实审
标题翻译：半导体存储器件及其操作方法
公开(公告)号：KR1020140109214A
公开(公告)日：2014-09-15
申请号：KR1020130061057
申请日：2013-05-29
申请人： 삼성전자주식회사
发明人： 심용 , 송인달
IPC分类号： G11C7/22 , G11C7/10 , G11C8/10 , G11C11/4076
CPC分类号： G11C7/22 , G11C7/1063 , G11C7/109 , G11C11/4076 , G11C2207/2272
摘要： A semiconductor memory device and a method for operating the same are provided. The semiconductor memory device comprises: a buffer for outputting a first delay signal by receiving a first signal; a command decoder for outputting a second signal; a mask pulse signal generator for generating a mask pulse signal by receiving the first delay signal and the second signal; and a signal reshaper for reshaping the first delay signal or the second signal by receiving the first delay signal, the second signal, and the mask pulse signal.
摘要翻译：提供半导体存储器件及其操作方法。半导体存储器件包括：缓冲器，用于通过接收第一信号来输出第一延迟信号; 用于输出第二信号的命令解码器; 掩模脉冲信号发生器，用于通过接收第一延迟信号和第二信号来产生掩模脉冲信号; 以及用于通过接收第一延迟信号，第二信号和掩模脉冲信号来重新形成第一延迟信号或第二信号的信号整形器。

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