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31. 发明公开

KR1020170133328A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170133328A
公开(公告)日：2017-12-05
申请号：KR1020177024220
申请日：2016-03-31
申请人： 하마마츠 포토닉스 가부시키가이샤
发明人： 호소카와노부로 , 이노우에나오 , 시바야마가츠미
IPC分类号： H01L21/768 , H01L21/3205 , H01L23/522 , H01L23/532
CPC分类号： H01L27/14687 , H01L21/3205 , H01L21/768 , H01L21/76898 , H01L23/481 , H01L23/522 , H01L23/532 , H01L24/02 , H01L24/13 , H01L27/14632 , H01L27/14636 , H01L27/14643 , H01L31/02005 , H01L31/0203 , H01L31/02161 , H01L31/103 , H01L31/107 , H01L2224/0233 , H01L2224/0235 , H01L2224/0236 , H01L2224/02371 , H01L2224/02372 , H01L2224/02381 , H01L2224/10126 , H01L2224/11 , H01L2224/12105 , H01L2224/13009 , H01L2224/13021 , H01L2224/13024 , H01L2224/13025 , H01L2924/10253 , H01L2924/12043 , H01L2924/351
摘要： 반도체장치(1)는관통공(7)이형성된반도체기판(2)과, 반도체기판(2)의제1 표면(2a)에마련된제1 배선(3)과, 관통공(7)의내면(7c) 및반도체기판(2)의제2 표면(2b)에마련된절연층(10)과, 절연층(10)의표면(10b)에마련되고, 개구(10a)에있어서제1 배선(3)에전기적으로접속된제2 배선(8)을구비한다. 절연층(10)의표면(10b)은제1 영역(11)과, 제2 영역(12)과, 제3 영역(13)과, 제1 영역(11)과제2 영역(12)을연속적으로접속하도록만곡된제4 영역(14)과, 제2 영역(12)과제3 영역(13)을연속적으로접속하도록만곡된제5 영역(15)을포함한다. 제2 영역(12)의평균경사각도는, 제1 영역(11)의평균경사각도보다도작고, 또한내면(7c)의평균경사각도보다도작다.
摘要翻译：半导体器件1包括其中形成有通孔7的半导体衬底2，设置在半导体衬底2的第一表面2a上的第一布线3以及通孔7的内表面7c 设置在半导体基板2的第二表面2b上的绝缘层10和设置在绝缘层10的表面10b上并且在开口10a中电连接到第一布线3的第二布线3 和连接到第二布线的第二布线（8）。绝缘层10的表面10b连续地连接到第一区域11，第二区域12，第三区域13以及第一区域11和第二区域12 并且第五区域15弯曲以使第二区域12和第三区域13彼此连续地连接。第二区域12的平均倾斜角度小于第一区域11的平均倾斜角度且小于内表面7c的平均倾斜角度。

32. 发明授权

KR101795480B1 집적회로 패키지용 기판 有权
标题翻译：集成电路封装基板
公开(公告)号：KR101795480B1
公开(公告)日：2017-11-10
申请号：KR1020150048473
申请日：2015-04-06
申请人： 코닝정밀소재 주식회사
发明人： 박현항 , 김보경 , 김현빈 , 이성훈
IPC分类号： H01L23/14 , H01L23/532 , H01L23/00
CPC分类号： H01L23/49827 , H01L23/00 , H01L23/14 , H01L23/49894 , H01L23/532
摘要： 본발명은집적회로패키지용기판에관한것으로서더욱상세하게는집적회로패키지용기판의상부와하부를전기적으로연결시키는금속라인과집적회로패키지용기판의내부에형성되어있는유리의접합력향상을통해, 우수한전도도및 신뢰성을나타내는집적회로패키지용기판에관한것이다. 이를위해, 본발명은, 유리로이루어진코어부; 상기코어부의상부에형성되고 Cu로이루어진제1 금속박판; 상기코어부의하부에형성되고 Cu로이루어진제2 금속박판; 상기제1 금속박판, 상기코어부및 상기제2 금속박판을관통하는형태로형성되어, 상기제1 금속박판과상기제2 금속박판을전기적으로연결시키며 Cu로이루어진금속라인; 및상기금속라인의외주면에형성되는중간층을포함하되, 상기중간층은, CuO, 전이금속이도핑된 CuO 및 Cu와전이금속을포함하는금속산화물중 어느하나로이루어진것을특징으로하는집적회로패키지용기판을제공한다.
摘要翻译：集成电路封装容器板技术领域本发明涉及一种集成电路封装容器板，尤其涉及一种集成电路封装容器板，集成电路封装容器板具有优异的导电性和可靠性。为此，本发明提供了一种半导体器件，包括：由玻璃制成的芯部; 形成在芯部上且由Cu制成的第一金属薄板; 第二金属薄板，形成在芯部的下部并由Cu制成; 通过所述第一金属薄板，所述芯部和所述第二金属薄板形成并且将所述第一薄金属板与所述第二金属薄板电连接并且由Cu制成的金属线; 以及形成在金属线的外周面上的中间层，其中中间层由掺杂有过渡金属的CuO，CuO和包含Cu过渡金属的金属氧化物中的任何一种制成。提供。

33. 发明公开

KR1020170120891A 인쇄회로기판 및 반도체 패키지 审中-实审
标题翻译：印刷电路板和半导体封装
公开(公告)号：KR1020170120891A
公开(公告)日：2017-11-01
申请号：KR1020160049384
申请日：2016-04-22
申请人： 삼성전자주식회사
发明人： 박수재
IPC分类号： H05K3/24 , H05K3/18 , H05K1/11 , H05K1/18 , H01L23/522 , H01L23/00 , H01L23/532
CPC分类号： H01L23/49838 , H01L21/4857 , H01L21/486 , H01L21/6835 , H01L23/3121 , H01L23/49822 , H01L23/49827 , H01L23/49866 , H01L24/45 , H01L24/48 , H01L2221/68345 , H01L2221/68359 , H01L2221/68381 , H01L2224/32225 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/48106 , H01L2224/48227 , H01L2224/48228 , H01L2224/48229 , H01L2224/48235 , H01L2224/73265 , H01L2224/85395 , H01L2224/85424 , H01L2924/01013 , H01L2924/01022 , H01L2924/01028 , H01L2924/01029 , H01L2924/01047 , H01L2924/01073 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/04941 , H01L2924/04953 , H01L2924/05432 , H01L2924/1443 , H01L2924/15724 , H01L2924/1579 , H01L2924/181 , H01L2924/40252 , H01L2924/403 , H01L2924/40404 , H01L2924/00014 , H01L2924/00012
摘要： 본발명의일 실시예에따른인쇄회로기판은상면및 상기상면에대향하는하면을포함하는절연층, 상기절연층의상기상면상에형성되는제1 도전패턴, 상기절연층의상기하면상에형성되는제2 도전패턴, 상기제1 도전패턴의상면의적어도일부를덮도록형성되는알루미늄패턴및 상기제1 도전패턴의측면의적어도일부를덮도록형성되고, 상기제1 도전패턴의확산을방지하는제1 패시베이션막을포함할수 있다.
摘要翻译：印刷根据本发明的实施例的电路板是一上表面和形成在所述第一导电图案，形成在所述下绝缘层，所述绝缘层的服装蒸汽的表面上，包括相对的上表面上的绝缘层的下表面铝图案，形成为覆盖第一导电图案的上表面的至少一部分;以及第二导电图案，形成为覆盖第一导电图案的侧表面的至少一部分， 1个钝化膜。

34. 发明授权

KR101784997B1 전기화학적 도금 방법들 有权
标题翻译：电化学电镀方法
公开(公告)号：KR101784997B1
公开(公告)日：2017-10-12
申请号：KR1020167028987
申请日：2015-03-16
申请人： 어플라이드 머티어리얼스, 인코포레이티드
发明人： 램,존,더블유. , 에메쉬,이스마일 , 사비브,로이
IPC分类号： H01L21/288 , C25D7/12 , H01L21/324 , H01L21/768 , H01L23/532
CPC分类号： H01L21/2885 , C23C18/1653 , C25D3/12 , C25D5/10 , C25D5/14 , C25D5/50 , C25D7/00 , C25D7/123 , H01L21/3247 , H01L21/76873 , H01L21/76879 , H01L21/76882 , H01L21/76883 , H01L23/53257 , H01L2924/0002 , H01L2924/00
摘要： 시드층을갖는기판상에전도성막을적용하기위한전기화학적프로세스는, 기판을코발트또는니켈을함유하는전기화학적도금배스(plating bath)와접촉하도록배치하는단계를포함하고, 도금배스는 4.0 내지 9.0의 pH를갖는다. 배스를통해기판으로전류가전도된다. 배스에서의코발트또는니켈이온들이시드층 상에증착된다. 도금배스는코발트클로라이드및 글리신을함유할수 있다. 전류는 1 내지 50 mA/cm의범위에있을수 있다. 전기화학적프로세스의완료후에, 기판은도금배스로부터제거될수 있고, 린싱되고건조될수 있고, 그후에, 재료특성들을개선하고시임라인결함들을감소시키기위해 200 내지 400 ℃의온도에서어닐링될수 있다. 도금및 어닐링프로세스는다수의사이클들을통해수행될수 있다.
摘要翻译：用于在具有晶种层的衬底上施加导电膜的电化学工艺包括将衬底放置成与含有钴或镍的电化学镀浴接触，它的pH值。电流通过低音传递到基板。浴中的钴或镍离子沉积在晶种层上。镀液可以含有氯化钴和甘氨酸。电流可以在1至50mA / cm的范围内。电化学过程结束后，并从镀银基板浴中取出，并进行清洗和干燥，随后，它可在200〜400℃的温度下退火，以减少的时间表时的缺陷，提高了材料性能。电镀和退火工艺可以通过多个循环进行。

35. 发明公开

KR1020170110000A 코발트계 인터커넥트 및 그의 제조 방법 审中-实审
标题翻译：钴互连及其制造方法
公开(公告)号：KR1020170110000A
公开(公告)日：2017-10-10
申请号：KR1020167013373
申请日：2015-02-21
申请人： 인텔 코포레이션
发明人： 예제프스키,크리스토퍼,제이. , 인두쿠리,테자스위,케이. , 셰비암,라마난,브이. , 카베르,콜린,티.
IPC分类号： H01L21/768 , H01L23/522 , H01L23/532 , H01L29/49
CPC分类号： H01L23/53209 , H01L21/76831 , H01L21/76843 , H01L21/76846 , H01L21/76847 , H01L21/76879 , H01L21/76882 , H01L21/76883 , H01L23/5226 , H01L23/53261 , H01L23/53266 , H01L23/53295 , H01L29/4966 , H01L29/7848 , H01L2924/0002 , H01L2924/00
摘要： 실시예는다음을포함하는금속인터커넥트구조체를포함한다: 기판위에배치된유전체층; 유전체층 내의개구부 - 상기개구부는측벽들을가지고있고기판과인터커넥트라인중 적어도하나의전도성영역을노출시킴 -; 전도성영역위에그리고측벽들상에배치되는망간을포함한접착층; 및개구부내에그리고접착층의표면상에코발트를포함한충전재료. 다른실시예들이본 명세서에서설명된다.
摘要翻译：一个实施例包括金属互连结构，其包括：设置在衬底上的电介质层; 所述介电层中的开口，所述开口具有侧壁并且暴露所述衬底和所述互连线中的至少一个的导电区域; 包含锰的粘合剂层，所述粘合剂层设置在所述导电区域和所述侧壁上方; 并且在开口中和粘合剂层的表面上有钴。这里描述了其他实施例。

36. 发明公开

KR1020170103203A 반도체 패키지 제조방법 有权
标题翻译：半导体封装制造方法
公开(公告)号：KR1020170103203A
公开(公告)日：2017-09-13
申请号：KR1020160025667
申请日：2016-03-03
申请人： 주식회사 에스에프에이반도체
发明人： 정찬규
IPC分类号： H01L23/495 , H01L23/00 , H01L21/48 , H01L23/498 , H01L23/532
CPC分类号： H01L2224/48147 , H01L2224/48227 , H01L2224/48465 , H01L2924/15311 , H01L2924/00
摘要： 본발명은반도체패키지에관한것으로, 본발명의일면에따른반도체패키지의제조방법은서브스트레이트상에복수의반도체칩을적층하는단계; 상기복수의반도체칩 중하나이상의반도체칩의패드부에와이어의일단을볼 본딩으로연결하는단계; 상기복수의반도체칩의패드부에전도성물질을충진하는단계; 및상기전도성물질이충진된패드부에와이어를스티치본딩으로연결하는단계를포함한다.
摘要翻译：本发明涉及一种半导体封装，并且根据本发明的一个方面的制造半导体封装的方法包括：在衬底上堆叠多个半导体芯片; 通过球焊将导线的一端连接到多个半导体芯片中的至少一个的焊盘部分; 用导电材料填充多个半导体芯片的焊盘部分; 并且将导线连接到具有通过针脚结合绝缘的导电材料的焊盘部分。

37. 发明公开

KR1020170099515A 반도체 패키지 및 그 제조방법 审中-实审
标题翻译：半导体封装及其制造方法
公开(公告)号：KR1020170099515A
公开(公告)日：2017-09-01
申请号：KR1020160021654
申请日：2016-02-24
申请人： 주식회사 에스에프에이반도체
发明人： 김은동 , 이종원 , 유봉석 , 오유진
IPC分类号： H01L25/18 , H01L23/48 , H01L23/31 , H01L25/065 , H01L25/07 , H01L23/525 , H01L23/532 , H01L21/027
CPC分类号： H01L2224/16225 , H01L2924/181 , H01L2924/00012
摘要： 반도체패키지가개시된다. 본발명에따른반도체패키지는, 일면에입출력(IO) 패턴이형성된베이스와, 베이스에탑재되어입출력(IO) 패턴에전기적으로연결되며관통실리콘비아(Through Silicon Via, TSV)가마련되는적어도하나의반도체칩과, 베이스및 반도체칩을몰딩하되관통실리콘비아가외부회로에전기적으로연결되도록반도체칩의상면부를노출시키는몰딩부와, 반도체칩의상면부에배치되며관통실리콘비아를외부회로에전기적으로연결하는연결배선부를포함한다.
摘要翻译：公开了一种半导体封装。根据本发明的半导体封装，安装在输入和输出（IO）模式是基于本实施方式中形成的，所述碱是电连接到输入 - 输出（IO）的直通硅通孔，其中至少一个（硅通孔，TSV）相关窑的图案和模制单元，其用于，但模制半导体芯片，基底和半导体芯片，所述穿硅通孔露出的半导体芯片的上表面上以电连接到外部电路，设置在穿硅通孔中的半导体芯片的服装表面部分电连接到外部电路如图所示。

38. 发明公开

KR1020170095827A 교대하는 하드마스크 및 캡슐화 에칭정지 라이너 방식을 이용하여 가이드된 비아들을 갖는 조밀 피치형 도전성 층들에 접촉하는 방법 및 구조물 审中-实审
标题翻译：用于使用交替硬掩模和封装蚀刻停止衬里方案引导致密间距导电层与导孔的方法和结构
公开(公告)号：KR1020170095827A
公开(公告)日：2017-08-23
申请号：KR1020177013517
申请日：2014-12-22
申请人： 인텔 코포레이션
发明人： 차울라,제스미트에스. , 브레인,루스에이. , 쉔커,리차드이. , 싱,콴왈지트 , 마이어스,앨런엠.
IPC分类号： H01L21/768 , H01L21/033 , H01L21/311 , H01L23/532 , H01L23/522
CPC分类号： H01L21/31144 , H01L21/0337 , H01L21/485 , H01L21/486 , H01L21/76804 , H01L21/76808 , H01L21/76816 , H01L21/76832 , H01L21/76834 , H01L21/76883 , H01L21/76897 , H01L23/5226 , H01L23/5329 , H01L23/53295 , H01L2224/16225
摘要： 반도체디바이스를위한교대하는유전체캡(dielectric cap)들및 에칭정지라이너(etchstop liner)를갖는인터커넥트구조물및 이러한디바이스들을제조하기위한방법들이설명된다. 한실시예에따르면, 인터커넥트구조물은, 제1 하드마스크층을갖는층간유전체(ILD)를포함할수 있고, 제1 하드마스크층은 ILD의상부면위에있다. 인터커넥트구조물은또한, ILD 내에하나이상의제1 인터커넥트라인을포함할수 있다. 제1 유전체캡은제1 인터커넥트라인들각각의상부면위에위치할수 있다. 추가실시예들은, 제1 인터커넥트라인들과교대하는패턴으로배열된하나이상의제2 인터커넥트라인들을 ILD 내에포함한다. 제2 유전체캡은제2 인터커넥트라인들각각의상부면위에형성될수 있다. 실시예들은또한, 제1 유전체캡들의상부면들위에형성되는에칭정지라이너를포함할수 있다.
摘要翻译：描述了具有用于半导体器件的交替电介质帽和蚀刻停止衬垫的互连结构以及用于制造这种器件的方法。根据一个实施例，互连结构可以包括具有第一硬掩模层的层间电介质（ILD），其中第一硬掩模层位于ILD的上表面上。互连结构还可以包括ILD中的一个或多个第一互连线。第一电介质帽可以位于每个第一互连线的上表面上。另外的实施例包括以与ILD中的第一互连线交替的图案布置的一个或多个第二互连线。第二电介质帽可以形成在每个第二互连线的上表面上。实施例还可以包括形成在第一电介质帽的顶表面上方的蚀刻停止衬里。

39. 发明公开

KR1020170081381A 전자부품 및 그 제조방법 有权
公开(公告)号：KR1020170081381A
公开(公告)日：2017-07-12
申请号：KR1020160000340
申请日：2016-01-04
申请人： 삼성전기주식회사
发明人： 이해준 , 코사키,마코토 , 박지현 , 임종봉
IPC分类号： H01L23/522 , H01L23/48 , H01L23/14 , H01L23/532 , H01L23/498 , H01L23/538
CPC分类号： H01L28/75 , H01L23/481 , H01L24/20 , H01L25/105 , H01L27/016 , H01L2224/04105 , H01L2224/12105 , H01L2224/16225 , H01L2224/16227 , H01L2224/18 , H01L2224/48227 , H01L2224/73265 , H01L2224/73267 , H01L2225/1035 , H01L2225/1058 , H01L2924/15192 , H01L2924/15311 , H01L2924/19041 , H01L2924/19105
摘要： 본개시는유전체층, 및상기유전체층을사이에두고배치된제 1 금속층및 제 2 금속층, 을포함하는바디부; 및상기바디부내에배치되며, 상기바디부를관통하되상기제 1 및제 2 금속층과각각선택적으로연결된제 1 비아및 제 2 비아, 를포함하는비아부; 를포함하며, 상기제 1 및제 2 금속층은서로다른금속물질을포함하는, 전자부품및 그제조방법에관한것이다.

40. 发明公开

KR1020170078759A Cu 합금막 및 Cu 적층막 审中-实审
标题翻译： Cu合金膜和Cu层压膜
公开(公告)号：KR1020170078759A
公开(公告)日：2017-07-07
申请号：KR1020177014556
申请日：2016-01-28
申请人： 가부시키가이샤 고베 세이코쇼
发明人： 시다요코 , 고토히로시 , 구기미야도시히로
IPC分类号： C23C14/14 , C23C14/34 , C22C9/01 , C22C9/02 , C22C9/04 , C22C9/05 , C22C9/06 , H01B1/02 , H01L21/768 , H01L21/3205 , H01L23/532
CPC分类号： C23C14/14 , C22C9/01 , C22C9/02 , C22C9/04 , C22C9/05 , C22C9/06 , C23C14/34 , H01B1/02 , H01L21/3205 , H01L21/768 , H01L23/532
摘要： 전기저항이작고, 내산화성과습식에칭가공성이우수한 Cu 합금막을제안한다. 상기 Cu 합금막은 Ni를 3.0원자% 이상 19.0원자% 이하포함함과더불어, Al, Zn, Mn 및 Sn으로이루어지는군으로부터선택되는 1종의 X 원소를포함하고, 잔부가 Cu 및불가피불순물로이루어지며, 상기 X 원소의함유량은하기식(1)로부터구해지는 x원자% 이상이고, 상기 X 원소가 Zn 또는 Mn인경우, Ni와 X 원소의합계량이 20.0원자% 이상이고, 상기 X 원소가 Al 또는 Sn인경우, Ni와 X 원소의합계량이 16.0원자% 이상이다. x=1.96×Ni+1.64···(1) 단, 식(1)에있어서, Ni는 Cu 합금막중의원자%로의 Ni 함유량을나타낸다.
摘要翻译：提出了具有低电阻和优异的抗氧化性和湿蚀刻加工性的Cu合金膜。相加和还含有3.0原子％以上且19.0原子％或更少的Ni，和包含X一种元素选自由铝，锌，锰，和Sn组成的组中选择的Cu合金膜，余量由Cu和不可避免的杂质的中，X元素的含量是从下式（1），其中，所述X元素为Zn或Mn安RHS，Ni和X元素的总量而得到至少为x原子％的至少20.0原子％，则X元素是Al或 Sn，Ni和X元素的总量至少为16.0原子％。 x = 1.96×Ni + 1.64（1）式（1）中，Ni表示Cu合金膜的原子％中的Ni含量。

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