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21. 发明公开

KR850007155A 반도체 메모리 장치 失效
公开(公告)号：KR850007155A
公开(公告)日：1985-10-30
申请号：KR850001299
申请日：1985-02-28
IPC分类号： G11C11/417 , G11C7/22 , G11C8/18
摘要： 내용없음

22. 发明授权

KR102456672B1 CMOS 공진 인터밴드 터널링 셀 有权
公开(公告)号：KR102456672B1
公开(公告)日：2022-10-19
申请号：KR1020160025231
申请日：2016-03-02
IPC分类号： H01L27/11 , H01L21/8238 , H01L21/225 , H01L21/3215 , H01L21/02 , G11C11/417

23. 发明公开

KR20180032118A 정적 랜덤 액세스 메모리 장치 有权
标题翻译：静态随机存取存储器装置
公开(公告)号：KR20180032118A
公开(公告)日：2018-03-29
申请号：KR20160120927
申请日：2016-09-21
申请人： 연세대학교 산학협력단
发明人： 정성욱 , 박주현 , 정한울 , 김현준
IPC分类号： G11C11/417 , G11C5/14
CPC分类号： G11C11/417 , G11C5/148
摘要： 본발명은정적랜덤액세스메모리장치및 그구동방법을개시한다. 본발명의일실시예에따른메모리장치는상호간에교차되게연결되는제1 및제2 인버터, 상기제1 인버터의입력단및 상기제2 인버터의출력단에드레인단이연결되고, 제1 로컬비트라인에소스단이연결되고, 제1 워드라인에게이트단이연결되는제1 패스게이트트랜지스터, 상기제1 인버터의출력단및 상기제2 인버터의입력단에소스단이연결되고, 제2 로컬비트라인에드레인단이연결되고, 상기제1 워드라인에게이트단이연결되는제2 패스게이트트랜지스터를각각포함하는적어도하나이상의비트셀들; 및상기제1 인버터및 상기제2 인버터의전원입력단에드레인단이연결되는쓰기지원트랜지스터를포함하고, 상기쓰기지원트랜지스터는, 쓰기동작시, 상기적어도하나이상의비트셀들중 선택된비트셀의그라운드전압을일시적으로차단한다.
摘要翻译：本发明公开了一种静态随机存取存储器件及其驱动方法。根据本发明实施例的存储器件包括以交叉方式彼此连接的第一和第二反相器，连接到第一反相器的输入端子和第二反相器的输出端子的漏极端子，并且，源极端子与第一反相器的输出端子连接，漏极端子与第二局部位线连接，栅极端子与第二局部位线连接，至少一个位单元，每个位单元包括具有连接到一个字线的栅极的第二传输门晶体管; 以及耦合到所述第一反相器和所述第二反相器的电源输入端的写使能晶体管，其中所述写使能晶体管适于控制所述至少一个位单元中的选定一个的位电压暂时关闭。

24. 发明公开

KR1020170090981A SRAM 셀 및 논리 셀 설계 审中-实审
标题翻译： SRAM单元和逻辑单元设计
公开(公告)号：KR1020170090981A
公开(公告)日：2017-08-08
申请号：KR1020160126862
申请日：2016-09-30
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸팡 , 팅쿼치앙 , 랴우즈혼즈히 , 량민창
IPC分类号： G11C11/412 , G11C11/417 , H01L27/11
CPC分类号： H01L27/1104 , H01L21/823821 , H01L23/5226 , H01L23/528 , H01L27/0886 , H01L27/1116 , H01L27/11582 , H01L28/00
摘要： 실시예는정적랜덤액세스메모리(static random access memory; SRAM) 셀과논리셀을포함하는집적회로구조체이며, SRAM 셀은제1 개수의반도체핀들을가지고, 서로평행한제1 경계와제2 경계, 그리고서로평행한제3 경계와제4 경계를가지고, 제3 경계로부터제4 경계까지측정되는제1 셀높이를가지며, 논리셀은제1 개수의반도체핀들과제1 셀높이를가진다.
摘要翻译：一个实施例是包括静态随机存取存储器（SRAM）单元和逻辑单元的集成电路结构，其中SRAM单元具有彼此平行的第一数量的半导体鳍，第一边界和第二边界，并且从第三边界到第四边界测量的第一单元高度，具有第一数量的半导体鳍的逻辑单元使用一个单元高度。

25. 发明公开

KR1020170080500A 메모리용 포트 모드 审中-实审
标题翻译：内存的端口模式
公开(公告)号：KR1020170080500A
公开(公告)日：2017-07-10
申请号：KR1020160180974
申请日：2016-12-28
申请人： 에이알엠 리미티드
发明人： 영구스 , 보라파크루딘알리 , 라티모어조지
IPC分类号： G11C11/417 , G11C11/418 , G11C7/10 , G11C8/16
CPC分类号： G11C8/16 , G11C11/413 , G11C11/418 , G11C11/419 , G11C2207/2209
摘要： 여기에기술된다양한실시예는메모리에포트모드를사용하는것에관한것이다. 하나의실시예에서, 메모리디바이스가제1 접근포트로부터의제1 어드레스신호에기초하여복수의제1 워드라인중하나를선택적으로활성화하도록사용되고, 할당된어드레스신호에기초하여복수의제2 워드라인중하나를선택적으로활성화하도록사용되는접근제어회로를포함할수 있다. 이러한접근제어회로는포트모드신호에기초하여상기할당된어드레스신호를선택하도록구성된어드레스선택회로를포함하고, 상기어드레스선택회로는상기포트모드신호가단일포트모드를가리킬때 상기제1 어드레스신호를상기할당된어드레스신호로서선택하고, 상기포트모드신호가듀얼포트모드를가리킬때 제2 접근포트로부터의제2 어드레스신호를상기할당된어드레스신호로서선택한다.
摘要翻译：这里描述的各种实施例涉及在存储器中使用端口模式。在一个实施例中，存储器件用于基于来自第一存取端口的第一地址信号选择性地激活多个第一字线中的一个，并且其中多个第二字线一个访问控制电路用来选择性地激活一个。其中存取控制电路包括地址选择电路，其被配置为基于端口模式信号来选择所分配的地址信号，并且其中当端口模式信号指示单端口模式时，地址选择电路选择第一地址信号作为分配的地址信号，并且当端口模式信号指示双端口模式时，选择来自第二存取端口的第二地址信号作为分配的地址信号。

26. 发明授权

KR101740156B1 스트랩 셀들을 갖는 메모리 어레이 有权
公开(公告)号：KR101740156B1
公开(公告)日：2017-05-25
申请号：KR1020150169066
申请日：2015-11-30
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아우존지
IPC分类号： G11C11/413 , G11C11/418 , G11C11/417 , H01L27/11 , G11C7/12
CPC分类号： G11C11/419 , G11C5/02 , G11C8/16 , G11C11/412 , H01L27/0207 , H01L27/1104
摘要： 메모리어레이는열들및 행들로배열되는복수의메모리셀들을포함한다. 메모리어레이는행으로배열되는복수의제1 타입스트랩셀들을또한포함하며, 각각의제1 타입스트랩셀은제1 타입웰 스트랩구조물을포함한다. 메모리어레이는행으로배열되는복수의제2 타입스트랩셀들을더 포함한다. 각각의제2 타입스트랩셀은제2 타입웰 스트랩구조물을포함한다. 메모리셀들의각각의열은복수의제1 타입스트랩셀들중 적어도하나의제1 타입스트랩셀 및복수의제2 타입스트랩셀들중 적어도하나의제2 타입스트랩셀에의하여브라킷고정된다(bracketed).

27. 发明授权

KR101725828B1 메모리 어레이의 동작 전압을 조정하는 시스템 및 방법 有权
标题翻译：调整存储器阵列的工作电压的系统和方法
公开(公告)号：KR101725828B1
公开(公告)日：2017-04-11
申请号：KR1020157028539
申请日：2014-03-11
申请人： 퀄컴 인코포레이티드
发明人： 송,스탠리승철 , 왕,총제
IPC分类号： G11C11/417 , G11C11/413 , G11C11/4074 , G11C5/14 , G11C7/04 , G06F17/50
CPC分类号： G11C11/4074 , G06F17/5072 , G11C5/147 , G11C7/04 , G11C11/413 , G11C11/417
摘要： 방법은메모리어레이와연관된센서의온도를측정하는단계를포함한다. 방법은또한, 전압조정디바이스에서, 온도에기초하여그리고메모리어레이와연관된제조데이터에기초하여동작전압을계산하는단계를포함한다. 방법은전압조정디바이스에서, 동작전압에기초하여메모리어레이에제공되는전압을조정하는단계를더 포함한다.
摘要翻译：该方法包括测量与存储器阵列相关联的传感器的温度。该方法还包括基于温度并且基于与存储器阵列相关联的制造数据来计算电压调节装置中的操作电压。该方法还包括在电压调节装置中基于工作电压来调节提供给存储器阵列的电压。

28. 发明公开

KR1020150110693A 판독-우선 셀 구조들, 기입 드라이버들을 갖는 정적 랜덤 액세스 메모리들 (SRAM), 관련 시스템들, 및 방법들 有权
标题翻译：静态随机存取存储器（SRAM），具有读取优先级的单元结构，写驱动程序，相关系统和方法
公开(公告)号：KR1020150110693A
公开(公告)日：2015-10-02
申请号：KR1020157022607
申请日：2014-01-22
申请人： 퀄컴 인코포레이티드
发明人： 정,성-욱 , 양,영휘 , 양,빈 , 왕,총제 , 옙,초흐페이
IPC分类号： G11C11/412 , G11C11/419 , G11C11/417 , H01L27/11 , H01L27/02 , G11C7/10
CPC分类号： G11C11/412 , G11C11/417 , G11C11/419 , H01L27/0207 , H01L27/1104 , Y10T29/41
摘要： 판독-우선셀 구조들및 기입드라이버들을갖는정적랜덤액세스메모리들(SRAM)이기재된다. 일실시예에서, SRAM은 6개의트랜지스터비트셀을갖는다. 판독-우선비트셀은, 각각이풀 업트랜지스터, 풀다운트랜지스터, 및패스게이트트랜지스터를갖는 2개의인버터들을제공함으로써구현된다. 각각의풀 업트랜지스터는피드백루프와연관된다. 피드백루프는, 랜덤정적잡음마진을개선한다. 각각의트랜지스터는폭 및길이를갖는다. 패스게이트트랜지스터들의길이들은증가된다. 풀다운트랜지스터들의폭들은서로동일하고, 패스게이트트랜지스터들의폭들과또한동일하다. 패스게이트및 풀다운트랜지스터들의폭들은종래설계들에관하여또한증가될수도있다. 성능을개선하기위해기입보조회로가또한사용될수도있다.

29. 发明公开

KR1020150040986A 기록 도움 회로를 갖는 SRAM 판독 선호 비트 셀 无效
标题翻译： SRAM读取具有写入辅助电路的优选位单元
公开(公告)号：KR1020150040986A
公开(公告)日：2015-04-15
申请号：KR1020157005259
申请日：2013-07-31
申请人： 퀄컴 인코포레이티드 , 연세대학교 산학협력단
发明人： 정,승욱 , 양,영휘 , 양,빈 , 옙,초흐페이
IPC分类号： G11C11/412 , G11C11/417 , G11C11/413 , G11C8/16 , H01L27/11
CPC分类号： G11C11/412 , G11C11/419 , G11C8/16 , G11C11/417 , H01L27/1104
摘要： 정적메모리셀들을위한방법들및 장치들이개시된다. 정적메모리셀은제 1 백게이트노드를포함하는제 1 패스게이트트랜지스터및 제 2 백게이트노드를포함하는제 2 패스게이트트랜지스터를포함할수 있다. 정적메모리셀은제 3 백게이트노드를포함하는제 1 풀다운트랜지스터; 및제 4 백게이트노드를포함하는제 2 풀다운트랜지스터를포함할수 있다. 제 1 풀다운트랜지스터의소스노드, 제 2 풀다운트랜지스터의소스노드, 제 1, 제 2, 제 3 및제 4 백게이트노드들은공통노드를형성하도록서로전기적으로커플링된다.
摘要翻译：静态存储单元的方法和装置。静态存储单元可以包括第一栅极晶体管，其包括第一背栅极节点和包括第二后栅极节点的第二栅极晶体管。静态存储单元可以包括包括第三后栅极节点的第一下拉晶体管和包括第四背栅极节点的第二下拉晶体管。第一下拉晶体管的源节点，第二下拉晶体管的源节点以及第一，第二，第三和第四后门节点彼此电耦合以形成公共节点。

30. 发明授权

KR101099976B1 메모리 회로 및 그 도전 층의 라우팅 有权
标题翻译：记忆电路和导线层的布线
公开(公告)号：KR101099976B1
公开(公告)日：2011-12-28
申请号：KR1020100003190
申请日：2010-01-13
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아우존-즈하이
IPC分类号： G11C11/417 , G11C11/413
CPC分类号： H01L23/50 , G11C11/412 , H01L27/0207 , H01L27/11 , H01L27/1104 , H01L2924/0002 , H01L2924/00
摘要： 메모리 회로는 데이텀을 저장하기 위한 적어도 하나의 메모리 셀을 포함한다. 워드 라인, 비트 라인, 비트 라인 바, 제1 전압 라인, 및 제2 전압 라인과 연결된다. 메모리 회로는 제1 도전층, 제1 도전층과 연결된 제2 도전층, 제2 도전층과 연결된 제3 도전층을 포함한다. 제3 도전층은 워드 라인으로 라우트되며, 메모리 셀 내의 비트 라인, 비트 라인 바, 제1 전압 라인, 및 제2 전압 라인을 포함하지 않을 수 있다.

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