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21. 发明公开

KR1020090025472A 반도체 집적 회로의 임시 기억 장치 无效
标题翻译：半导体集成电路的临时存储装置
公开(公告)号：KR1020090025472A
公开(公告)日：2009-03-11
申请号：KR1020070090351
申请日：2007-09-06
申请人： 에스케이하이닉스 주식회사
发明人： 전선광
IPC分类号： H03K3/037
CPC分类号： H03K3/356147 , H03K3/012 , H03K3/35625
摘要： A temporary storage device of a semiconductor integrated circuit is provided to reduce power consumption by using two of three inverters in the latch. A temporary storage device of a semiconductor integrated circuit includes a first latch unit(100), a second latch(200) and an input unit(300). When a clock is the low, the first latch unit stores an output signal. When the clock is high, the second latch unit inverts the output signal and outputs the output signal to the first latch unit. When the clock is low, the input unit outputs the input signal to the second latch unit. The first latch unit includes a first inverter, a second inverter, and a first switching element(110). The first inverter is connected to the output terminal of the second latch unit. The input terminal of the second inverter is connected to the output terminal of the first inverter. When the clock is low, the first switching element connects the output terminal of the first inverter and the input terminal of the second inverter.
摘要翻译：提供半导体集成电路的临时存储装置，以通过使用锁存器中的三个反相器中的两个来降低功耗。半导体集成电路的临时存储装置包括第一锁存单元（100），第二锁存器（200）和输入单元（300）。当时钟为低时，第一锁存单元存储输出信号。当时钟为高电平时，第二锁存单元将输出信号反相并将输出信号输出到第一锁存单元。当时钟为低时，输入单元将输入信号输出到第二个锁存单元。第一锁存单元包括第一反相器，第二反相器和第一开关元件（110）。第一反相器连接到第二锁存单元的输出端。第二反相器的输入端子连接到第一反相器的输出端子。当时钟低时，第一开关元件将第一反相器的输出端和第二反相器的输入端连接起来。

22. 发明公开

KR1020080010198A 고속 동작을 위한 플립플롭 有权
标题翻译： FLIP-FLOP高速操作
公开(公告)号：KR1020080010198A
公开(公告)日：2008-01-30
申请号：KR1020060070387
申请日：2006-07-26
申请人： 삼성전자주식회사
发明人： 김민수 , 공배선
IPC分类号： H03K3/356
CPC分类号： H03K3/356121 , H03K3/356147 , H03K3/356191
摘要： A flip-flop for high speed operation is provided to improve the operation speed of a digital electronic circuit including the flip-flop by increasing the operation speed of the flip-flop. A flip-flop for high speed operation includes a first output terminal(101), a second output terminal(102), a first circuit(100), and a second circuit(200). The first output terminal outputs a first output signal(Q). The second output terminal outputs a second output signal(QB). The first circuit receives a clock signal(CLKB) and a first signal(SH), and shifts the first and second output signals to a first level when the clock signal is shifted to an active level. The second circuit shifts the first signal to the first level after the first and second output signals are shifted to the first level. The first circuit transmits first and second input signals(D,DB) applied through first and second input terminals to the first and second output terminals when the clock signal is in the active level and the first signal is in the first level.
摘要翻译：提供用于高速操作的触发器，以通过增加触发器的操作速度来提高包括触发器的数字电子电路的操作速度。用于高速操作的触发器包括第一输出端（101），第二输出端（102），第一电路（100）和第二电路（200）。第一输出端子输出第一输出信号（Q）。第二输出端输出第二输出信号（QB）。第一电路接收时钟信号（CLKB）和第一信号（SH），并且当时钟信号转换到有效电平时，将第一和第二输出信号移位到第一电平。在第一和第二输出信号被转换到第一电平之后，第二电路将第一信号移位到第一电平。当时钟信号处于有效电平并且第一信号处于第一电平时，第一电路将通过第一和第二输入端施加的第一和第二输入信号（D，DB）发送到第一和第二输出端。

23. 发明授权

KR100760696B1 플립플롭, 시프트 레지스터 및 액티브 매트릭스형 표시장치 失效
标题翻译： FLIP-FLOPS，SHIFT寄存器和主动矩阵显示设备
公开(公告)号：KR100760696B1
公开(公告)日：2007-09-20
申请号：KR1020050007633
申请日：2005-01-27
申请人： 샤프 가부시키가이샤
发明人： 와시오하지메 , 무라카미유히치로 , 브라운로우마이클제임스
IPC分类号： G09G3/20 , G09G3/36 , G09G3/30
CPC分类号： H03K3/356165 , G09G3/3677 , G09G3/3688 , G11C19/00 , H03K3/012 , H03K3/356113 , H03K3/356147
摘要： 래치부는, 인버터와 인버터에서 구성되고 게이팅부로부터 입력되는 신호를 래치하는 래치회로를 갖고, 상기 래치회로의 인버터와 출력단자 OUT과의 사이에 리세트 신호의 High/Low에 따라 ON/OFF가 절환되는 아날로그 스위치가 배치되어 있다. 또한, 플립플롭의 동작전원에서의 Low 전위의 입력과 출력단자와의 사이에 리세트 신호의 High/Low에 따라 ON/OFF가 절환되는 스위칭 소자가 배치되어 있다.

24. 发明公开

KR1020060113484A 데이터 래치회로, 데이터 래치회로의 구동방법 및 표시장치 有权
标题翻译：数据锁存电路，数据锁存电路的驱动方法和显示装置
公开(公告)号：KR1020060113484A
公开(公告)日：2006-11-02
申请号：KR1020060038012
申请日：2006-04-27
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 오사메미쓰아키 , 우에노타쓰로
IPC分类号： G09G3/36 , G02F1/133 , G09G3/20 , G02F1/13
CPC分类号： G09G3/20 , G09G3/2022 , G09G3/3258 , G09G3/3266 , G09G3/3275 , G09G2300/0842 , G09G2300/0861 , G09G2310/027 , G09G2310/0294 , G09G2330/021 , H03K3/356147
摘要： A data latch circuit and a driving method thereof, and a display device are provided to decrease power consumption by reducing through-current and to execute an accurate operation without the influence of the characteristic change of a TFT(Thin Film Transistor). A data latch circuit includes an analog switch(100) receiving a data signal according to the high and low level states of a sampling signal(SAMP) and an inverted sampling signal(SAMPB); a first n-channel transistor(103) turned on or off according to the high and low level states of the data signal; a second n-channel transistor(104) connected to the first n-channel transistor in series and turned on or off according to the high and low level states of the inverted sampling signal; a p-channel transistor(105) turned on or off on the basis of the high and low level states of the inverted sampling signal; and a memory circuit to which low power voltage is input through the first and second n-channel transistors and high power potential is input through the p-channel transistor.
摘要翻译：提供了一种数据锁存电路及其驱动方法和显示装置，以便在不受TFT（薄膜晶体管）的特性变化的影响的情况下通过减少贯通电流并执行精确的操作来降低功耗。数据锁存电路包括根据采样信号（SAMP）和反相采样信号（SAMPB）的高电平状态和低电平状态接收数据信号的模拟开关（100）。第一n沟道晶体管（103）根据数据信号的高电平和低电平状态导通或截止; 串联连接到第一n沟道晶体管的第二n沟道晶体管（104），根据反相采样信号的高电平和低电平状态导通或截止; 基于所述反相采样信号的高电平和低电平状态，p沟道晶体管（105）导通或截止; 以及通过第一和第二n沟道晶体管输入低功率电压并且通过p沟道晶体管输入高功率电位的存储电路。

25. 发明授权

KR100605595B1 반도체 장치의 레벨시프트 회로 失效
标题翻译：半导体器件的水平移位电路
公开(公告)号：KR100605595B1
公开(公告)日：2006-07-28
申请号：KR1020040087708
申请日：2004-10-30
申请人： 에스케이하이닉스 주식회사
发明人： 강희복 , 안진홍
IPC分类号： G11C5/14
CPC分类号： H03K3/356113 , H03K3/356147
摘要： 본 발명은 스위칭 전류를 종래 보다 크게 줄이고, 저전압에서도 안정적으로 레벨이 시프팅되어 출력되는 레벨 시프터를 제공하기 위한 것으로, 이를 위해 본 발명은 전원전압과 접지전압의 레벨로 스윙하여 입력되는 입력신호를 전원전압과 음의 전압의 레벨로 스윙하는 출력신호로 레벨시프팅하여 출력하는 레벨시프터에 있어서, 상기 입력신호의 제1 레벨과 제2 레벨을 부출력단으로 전달하기 위한 제1 전달수단; 상기 입력신호의 제1 레벨에 응답하여 상기 전원전압을 정출력단으로 전달하기 위한 제2 전달수단; 및 상기 부출력단에 전달된 상기 입력신호의 제2 레벨에 응답하여 상기 정출력단으로 상기 음의 전압을 전달하기 위한 제3 전달수단을 구비하는 반도체 장치의 레벨시프터를 제공한다.
반도체, 음의 전압, 레벨시프터, 인버터, 앤모스트랜지스터, 피모스트랜지스터.

26. 发明公开

KR1020050106577A 래치와 상기 래치를 구비하는 플립플롭 无效
标题翻译：具有锁扣的锁扣和挡板
公开(公告)号：KR1020050106577A
公开(公告)日：2005-11-10
申请号：KR1020040031353
申请日：2004-05-04
申请人： 삼성전자주식회사
发明人： 정건옥 , 윤석령 , 박성배 , 김철우 , 김진한 , 윤석수
IPC分类号： H03K3/356
CPC分类号： H03K3/356147 , H03K3/012 , H03K3/037 , H03K3/3562
摘要： 래치와 상기 래치를 구비하는 플립플롭에 제시된다. 상기 래치는 입력단과 제1노드사이에 접속되고, 펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터; 상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터; 상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼; 상기 제1노드의 출력신호를 반전시키는 제2인버터; 및 상기 제2인버터의 출력신호를 수신하고 반전시키는 제3인버터를 구비한다. 상기 기술적 과제를 달성하기 위한 플립플롭은 클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기; 상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 입력단으로 입력되는 입력신호를 출력단으로 전송하거나 래치하는 래치를 구비한다.

27. 发明授权

KR100358255B1 반도체칩상에서고전압을스위칭하기위한MOS회로장치 失效
公开(公告)号：KR100358255B1
公开(公告)日：2003-01-15
申请号：KR1019970704993
申请日：1995-12-29
申请人： 지멘스 악티엔게젤샤프트
发明人： 한네베르크,아르민 , 템펠,게오르크
IPC分类号： H03K17/10
CPC分类号： G11C5/143 , G11C5/14 , G11C16/12 , G11C16/14 , H03K3/356017 , H03K3/356147 , H03K17/102 , H03K17/693
摘要： The MOS circuit configuration allows switching high voltages on a semiconductor chip. In order to switch a high negative voltage, for example as a programming voltage on the word line of a flash-memory, two circuit variants are given which are formed only with transistors of the same conductivity type as the substrate. The substrate and the transistors formed in the well are p-conductive. In this way it is possible to dispense with deep insulating wells which require special technology.
摘要翻译： MOS电路配置允许在半导体芯片上切换高电压。为了切换高的负电压，例如作为闪存的字线上的编程电压，给出了仅由与基板具有相同导电类型的晶体管形成的两种电路变体。衬底和在阱中形成的晶体管是p型导电的。以这种方式可以省去需要特殊技术的深层保温井。

28. 发明公开

KR1020000006330A 레벨 변환 회로를 갖는 액정 표시 장치 有权
标题翻译：液晶显示装置
公开(公告)号：KR1020000006330A
公开(公告)日：2000-01-25
申请号：KR1019990023372
申请日：1999-06-22
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 사또히데오 , 미까미요시로 , 가게야마히로시 , 오오꾸보다쯔야
IPC分类号： G09G3/36
CPC分类号： G09G5/006 , G09G3/3611 , G09G3/3674 , G09G3/3685 , G09G2310/0289 , H03K3/356147 , H03K19/018521
摘要： PURPOSE: A liquid crystal display apparatus is provided to improve operating speed with a level converting circuit having small capacity transistor. CONSTITUTION: A liquid crystal display apparatus comprises a signaling circuit driving pixels of displaying unit, and a level converting circuit founded on a scanning circuit. The level converting circuit is composed of a first to a fourth transistor. Gates of the first and the second transistors are coupled to a first bias voltage source. Gates of the third and the fourth transistors are coupled to a second bias voltage source, and sources of the transistors are coupled to a power supply voltage source. Drains of the first and the second transistors are coupled to the drains of the third and the fourth transistors. Low amplitude signals having different polarity are inputted to the sources of the first and the second transistors, and high amplitude signals having different polarity are obtained from the drains of the first and the second transistors.
摘要翻译：目的：提供一种使用具有小容量晶体管的电平转换电路来提高操作速度的液晶显示装置。构成：液晶显示装置包括驱动显示单元的像素的信号电路和基于扫描电路的电平转换电路。电平转换电路由第一至第四晶体管构成。第一和第二晶体管的栅极耦合到第一偏置电压源。第三和第四晶体管的栅极耦合到第二偏置电压源，并且晶体管的源极耦合到电源电压源。第一和第二晶体管的漏极耦合到第三和第四晶体管的漏极。具有不同极性的低振幅信号被输入到第一和第二晶体管的源极，并且从第一和第二晶体管的漏极获得具有不同极性的高幅度信号。

29. 发明授权

KR1019950004745B1 반도체 디지탈 회로 失效
标题翻译：半导体数字电路
公开(公告)号：KR1019950004745B1
公开(公告)日：1995-05-06
申请号：KR1019910001080
申请日：1991-01-23
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 고무로또시오
IPC分类号： H03K19/185
CPC分类号： H03K3/356147 , G09G2310/0289 , H03K19/01721 , H03K19/018521
摘要： 내용 없음.

30. 发明公开

KR1020160069232A 래치 회로 审中-实审
标题翻译：锁定电路
公开(公告)号：KR1020160069232A
公开(公告)日：2016-06-16
申请号：KR1020140174945
申请日：2014-12-08
申请人： 에스케이하이닉스 주식회사
发明人： 최해랑 , 황미현
IPC分类号： H03K3/356
CPC分类号： H03K3/356147 , H03K3/356104 , H03K3/356182 , H03K3/356 , H03K3/356008 , H03K3/356017
摘要： 래치회로는, 제1노드의전압레벨에응답해제2노드를풀업구동하기위한제1PMOS 트랜지스터; 상기제1노드의전압레벨에응답해상기제2노드를풀다운구동하기위한제1NMOS 트랜지스터; 상기제2노드의전압레벨에응답해상기제1노드를풀업구동하기위한제2PMOS 트랜지스터; 상기제2노드의전압레벨에응답해상기제1노드를풀다운구동하기위한제2NMOS 트랜지스터; 상기제1PMOS 트랜지스터의턴온시에상기제1NMOS 트랜지스터를상기제2노드로부터전기적으로분리하기위한제1분리소자; 및상기제2PMOS 트랜지스터의턴온시에상기제2NMOS 트랜지스터를상기제1노드로부터전기적으로분리하기위한제2분리소자를포함할수 있다.
摘要翻译：本发明的目的是提供一种对于软件容错能力强的锁存电路。锁存电路包括：第一PMOS晶体管，用于响应于第一节点的电压电平来上拉第二节点; 第一NMOS晶体管，用于响应于第一节点的电压电平来下拉第二节点; 第二PMOS晶体管，用于响应于第二节点的电压电平来上拉第一节点; 第二NMOS晶体管，用于响应于第二节点的电压电平来下拉第一节点; 第一分离元件，用于当第一PMOS晶体管导通时将第一NMOS晶体管与第二节点电分离; 以及第二分离元件，用于当所述第二PMOS晶体管导通时将所述第二NMOS晶体管与所述第一节点电隔离。

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