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1. 发明授权

KR102116920B1 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템 有权
公开(公告)号：KR102116920B1
公开(公告)日：2020-06-01
申请号：KR1020140035274
申请日：2014-03-26
申请人： 에스케이하이닉스 주식회사
发明人： 황미현
IPC分类号： G11C8/08 , G11C8/18

2. 发明公开

KR1020120075984A 테스트회로 无效
标题翻译：测试电路
公开(公告)号：KR1020120075984A
公开(公告)日：2012-07-09
申请号：KR1020100137934
申请日：2010-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 황미현
IPC分类号： G01R31/3183
摘要： PURPOSE: A test circuit is provided to reduce test time by respectively terminating a test signal according to each group. CONSTITUTION: A high rank test signal generating unit(1) is composed of a first high rank test signal generating unit and a second high rank test signal generating unit. The first high rank test signal generating unit creates a first high rank test signal in reply to a first high rank enable signal and a high rank termination signal. The second high rank test signal generating unit creates a second high rank test signal in reply to a second high rank enable signal and the high rank termination signal. The high rank test signal generating unit tests a high rank group. A low rank test signal generating unit(2) is composed of a first low rank test signal generating unit and a second low rank test signal generating unit. The first low rank test signal generating unit creates a first low rank test signal in reply to a first low rank enable signal and a low rank termination signal. The second low rank test signal generating unit creates a second low rank test signal in reply to a second low rank enable signal and the low rank termination signal. The low rank test signal generating unit tests a low rank group.
摘要翻译：目的：提供一种测试电路，通过分别根据每个组终止测试信号来减少测试时间。构成：高等级测试信号生成单元（1）由第一高级测试信号生成单元和第二高级测试信号生成单元组成。第一高等级测试信号产生单元响应于第一高等级使能信号和高秩终止信号创建第一高等级测试信号。第二高等级测试信号产生单元响应于第二高等级使能信号和高秩终止信号产生第二高等级测试信号。高等级测试信号发生单元测试高等级组。低等级测试信号产生单元（2）由第一低级测试信号产生单元和第二低级测试信号产生单元组成。第一低级测试信号产生单元响应于第一低等级使能信号和低秩终止信号创建第一低级测试信号。第二低等级测试信号产生单元响应于第二低等级使能信号和低秩终止信号产生第二低等级测试信号。低等级测试信号产生单元测试低等级组。

3. 发明授权

KR100940266B1 센스앰프 제어회로 失效
标题翻译：感应放大器控制电路
公开(公告)号：KR100940266B1
公开(公告)日：2010-02-04
申请号：KR1020070112264
申请日：2007-11-05
申请人： 에스케이하이닉스 주식회사
发明人： 황미현
IPC分类号： G11C11/4091 , G11C7/06 , G11C11/4063
摘要： 본 발명은 구동개시신호를 서로 다른 지연구간으로 지연시켜 다수의 제어신호를 생성하는 제어신호 생성부; 노멀모드에서는 테스트 모드 신호에 응답하여 다수의 디코딩 신호를 생성하고, 리프레시 모드에서는 기설정된 디코딩 신호만 인에이블시켜 상기 다수의 디코딩 신호를 생성하는 디코더; 및 상기 제어신호와 상기 디코딩 신호를 멀티플렉싱하여 센스앰프의 비트라인 센싱동작을 위한 센스앰프 인에이블신호를 생성하는 인에이블신호 생성부를 포함하는 센스앰프 제어회로를 제공한다.
디코딩 신호, 테스트 모드 신호, 리프레시 모드 신호, 센스앰프

4. 发明公开

KR1020090117165A 전원전압 공급 제어 장치 失效
标题翻译：电源控制装置
公开(公告)号：KR1020090117165A
公开(公告)日：2009-11-12
申请号：KR1020080043080
申请日：2008-05-08
申请人： 에스케이하이닉스 주식회사
发明人： 황미현 , 송호욱
IPC分类号： G11C5/14 , G11C7/10
CPC分类号： G11C5/147
摘要： PURPOSE: A power voltage supply controller for supplying power voltage with a semiconductor memory is provided to supply power voltage supply capability supplied to the semiconductor memory and prevent the formation of forward bias pass generated in a memory core. CONSTITUTION: A power voltage supply controller for supplying power voltage with a semiconductor memory includes a controller(10), and a memory core unit(20). The controller produces the enable signal between high voltage and ground voltage by including a level shifting unit. The controller controls power supply by using enable signal. The controller includes an NMOS driver. The memory core unit applies the power supply voltage from the controller.
摘要翻译：目的：提供用于向半导体存储器提供电源电压的电源电压控制器，以提供提供给半导体存储器的电源电压能力，并防止在存储器芯中产生的正向偏置通道的形成。构成：用于向半导体存储器提供电源电压的电源电压控制器包括控制器（10）和存储器核心单元（20）。控制器通过包括电平移位单元产生高电压和地电压之间的使能信号。控制器通过使能使能信号控制电源。控制器包括NMOS驱动器。存储器核心单元从控制器施加电源电压。

5. 发明授权

KR100914300B1 디램셀 초기화 회로 및 이를 이용한 반도체 메모리 장치 失效
标题翻译： DRAM单元初始化电路和半导体存储器件
公开(公告)号：KR100914300B1
公开(公告)日：2009-08-28
申请号：KR1020080017983
申请日：2008-02-27
申请人： 에스케이하이닉스 주식회사
发明人： 황미현
IPC分类号： G11C11/4072 , G11C11/4074
CPC分类号： G11C11/4072 , G11C11/4085 , G11C11/4094 , G11C29/36
摘要： A DRAM cell initializing circuit and a semiconductor memory device using the same are provided to prevent the failure of the storage node by initializing the storage node in the power-up section. A DRAM cell initializing circuit comprises an initialization part(100), a bit line equalization signal generator(110) and a test mode signal generating unit(120). The initialization part supplies the initial voltage to the bit line corresponding to the first power up signal. The bit line equalization signal generator produces the second bit line equalization signal by receiving the first bit line equalization signal(BLEQ) and the first power up signal(PWR1). The second bit line equalization signal(BLEQN) precharges the bit line(BL). The test mode signal generating unit produces the second test mode signal(TM_AWLN) by receiving the first test mode signal(TM_AWL) and the first power up signal. The second test mode signal operates the word line.
摘要翻译：提供DRAM单元初始化电路和使用其的半导体存储器件，以通过初始化上电部分中的存储节点来防止存储节点的故障。 DRAM单元初始化电路包括初始化部分（100），位线均衡信号发生器（110）和测试模式信号生成单元（120）。初始化部分将初始电压提供给与第一上电信号对应的位线。位线均衡信号发生器通过接收第一位线均衡信号（BLEQ）和第一上电信号（PWR1）产生第二位线均衡信号。第二位线均衡信号（BLEQN）对位线（BL）进行预充电。测试模式信号生成单元通过接收第一测试模式信号（TM_AWL）和第一上电信号来产生第二测试模式信号（TM_AWLN）。第二测试模式信号操作字线。

6. 发明公开

KR1020080114407A 온도 센서 회로 및 그 제어 방법 失效
标题翻译：温度传感器电路及其方法
公开(公告)号：KR1020080114407A
公开(公告)日：2008-12-31
申请号：KR1020070063933
申请日：2007-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 황미현
IPC分类号： H01L21/66
CPC分类号： G01K7/01
摘要： A temperature sensor circuit and a controlling method thereof are provided to control a voltage level according to a compared result and output a controlled voltage level by comparing a voltage signal in inverse proportion to the temperature with a voltage level of a reference voltage signal. A temperature sensor circuit includes a first reference voltage generating unit(10), a second reference voltage generating unit(20), and a controller(30). The first reference voltage generating unit generates the first reference voltage signal by using the first signal which is linearly changed according to temperature change. The second reference voltage generating unit outputs the second reference voltage signal of a constant logic level by using the first reference voltage signal. The controller compares the first signal with the second reference voltage signal. The controller controls the voltage level of the first signal according to the comparison result.
摘要翻译：提供温度传感器电路及其控制方法，以根据比较结果控制电压电平，并通过将与温度成反比的电压信号与参考电压信号的电压电平进行比较来输出受控电压电平。温度传感器电路包括第一参考电压产生单元（10），第二参考电压产生单元（20）和控制器（30）。第一参考电压产生单元通过使用根据温度变化而线性改变的第一信号产生第一参考电压信号。第二参考电压产生单元通过使用第一参考电压信号输出恒定逻辑电平的第二参考电压信号。控制器将第一信号与第二参考电压信号进行比较。控制器根据比较结果控制第一信号的电压电平。

7. 发明授权

KR100668869B1 반도체 메모리 장치의 프리차지 제어 회로 失效
标题翻译：半导体存储器件的前级控制电路
公开(公告)号：KR100668869B1
公开(公告)日：2007-01-16
申请号：KR1020050132224
申请日：2005-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 황미현
IPC分类号： G11C11/4091
CPC分类号： G11C11/4094 , G11C5/147 , G11C7/06 , G11C7/12 , G11C11/4072 , G11C11/4091
摘要： A precharging control circuit of a semiconductor memory device is provided to stabilize the operation of the semiconductor memory device by precharging the semiconductor memory device when the voltage on a storage node is increased. A precharging control circuit includes a reference voltage generator, a comparator(200), and an output unit(300). The reference voltage generator supplies a reference voltage of a predetermined level. After a precharge command is received to a memory, the comparator compares a comparison voltage, which is supplied to a storage node of the memory, with the reference voltage, and outputs a voltage corresponding to the compared result. The output unit generates a pulse with a predetermined width from a timing when the comparison voltage is higher than the reference voltage, and outputs the pulse as a row active signal.
摘要翻译：提供一种半导体存储器件的预充电控制电路，用于通过在存储节点上的电压增加时对半导体存储器件进行预充电来稳定半导体存储器件的操作。预充电控制电路包括参考电压发生器，比较器（200）和输出单元（300）。参考电压发生器提供预定电平的参考电压。在向存储器接收到预充电命令之后，比较器将提供给存储器的存储节点的比较电压与参考电压进行比较，并输出与比较结果相对应的电压。输出单元从比较电压高于参考电压的定时产生具有预定宽度的脉冲，并且将该脉冲作为行有源信号输出。

8. 发明公开

KR1020060075256A 반도체 장치의 전류원 회로 无效
标题翻译：半导体器件的电流源电路
公开(公告)号：KR1020060075256A
公开(公告)日：2006-07-04
申请号：KR1020040114024
申请日：2004-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 황미현
IPC分类号： G11C5/14
摘要： 본 발명은 출력단의 저항값을 크게 높여 주변의 전압변도에 관계 없이 안정적을 일정한 크기의 전류량을 제공할 수 있는 반도체 집적회로의 전류원을 제공하기 위한 것으로, 이를 위해 본 발명은 전원전압에 일측단이 각각 접속된 제1 및 제2 저항; 상기 제1 저항의 타측단과 접지전압 공급단 사이에 다이오드 형태로 접속된 제1 모스트랜지스터; 및 상기 제2 저항의 타측단과 접지전압 공급단 사이에 제공되며 게이트단이 상기 제1 모스트랜지스터와 공통으로 접속되어 전류미러를 형성하는 제2 모스트랜지스터를 구비하는 반도체 장치의 전류원 회로를 제공한다.

반도체, 전류원, 저항, 전류미러.

9. 发明公开

KR1020050100817A 반도체장치의 기준전압 발생장치 无效
标题翻译：半导体器件参考电压发生器
公开(公告)号：KR1020050100817A
公开(公告)日：2005-10-20
申请号：KR1020040025916
申请日：2004-04-14
申请人： 에스케이하이닉스 주식회사
发明人： 황미현 , 이병철
IPC分类号： G11C5/14
摘要： 본 발명은 반도체장치의 기준전압 발생장치에 관한 것으로써, 기준전압 발생장치에서 발생된 기준전압과 비교하여 출력전압을 트리밍하기 위해 비교전압단에 설치된 다수개의 옵션트랜지스터 사이에 다수개의 게이트 트랜지스터를 매개시켜 선택된 옵션트랜지스터에 대응되는 게이트 트랜지스터만 선택되도록 함으로써 다수개의 옵션트랜지스터의 게이트 커패시턴스에 의한 비교전압단의 커패시턴스 성분을 줄여 출력전압에 대한 응답속도를 향상시킬 수 있을 뿐만 아니라 기준전압을 안정화시킬 수 있는 이점이 있다.

10. 发明授权

KR100522837B1 반도체 메모리 소자의 내부 전압 발생 회로 失效
标题翻译：用于在半导体存储器件中产生内部电压的电路
公开(公告)号：KR100522837B1
公开(公告)日：2005-10-19
申请号：KR1020030008123
申请日：2003-02-10
申请人： 에스케이하이닉스 주식회사
发明人： 황미현 , 손종호
IPC分类号： G11C5/14
摘要： 기준 전압과, 입력 단자를 통해 입력되는 전압의 차를 증폭하기 위한 차동 증폭기와, 차동 증폭기의 출력에 따라 구동되어 출력 단자를 통해 출력 전압을 생성하는 드라이버와, 다이오드로 동작되도록 출력단자와 접속 노드들 사이에 각각 접속되는 다수의 제1 NMOS트랜지스터들을 포함하는 제 1 로드와, 접지단자에 각각 접속되는 다수의 제2 NMOS트랜지스터들을 포함하는 제 2 로드와, 트리밍 신호에 따라 구동되어, 제 1 로드와 제 2 로드의 저항비에 의해 디바이드된 전압을 차동 증폭기의 입력 단자에 전달하기 위한 제 1 패스부와, 트리밍 신호에 따라 구동되어, 다수의 제 1 NMOS트랜지스터들과 다수의 제2 NMOS트랜지스터들을 각각 직렬 접속시키거나 또는 분리하기 위한 제 2 패스부를 포함하여 이루어 진 반도체 메모리 소자의 내부 전압 발생 회로가 개시 된다.

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