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21. 发明公开

KR1020170099862A 전하 인터커넥트들 및 자기전기 노드들을 갖는 스핀 궤도 로직 审中-实审
标题翻译：自旋轨道逻辑与充电互连和自电节点
公开(公告)号：KR1020170099862A
公开(公告)日：2017-09-01
申请号：KR1020177014105
申请日：2014-12-26
申请人： 인텔 코포레이션
发明人： 마니파트루니,사시칸스 , 니코노브,드미트리이. , 영,이안에이.
IPC分类号： H01L43/08 , H01L43/02 , H01L27/22
CPC分类号： H01L27/22 , H01L27/228 , H01L43/08 , H03K19/173 , H03K19/18 , H01L43/02
摘要： 장치는스핀투 전하변환노드; 및전하투 스핀변환노드를포함하고, 상기스핀투 전하변환노드에의입력은상기전하투 스핀변환노드에서출력을발생시킨다. 장치는입력노드및 출력노드를포함하는마그넷을포함하고, 상기입력노드는상기마그넷내에자기응답을발생시키도록동작가능한캐패시터를포함하고상기출력노드는적어도하나의스핀투 전하변환재료를포함한다. 방법은제1 마그넷으로부터스핀전류를주입하는단계; 상기스핀전류를제2 마그넷과의자기전기상호작용을발생시키도록동작가능한전하전류로변환하는단계; 및상기자기전기상호작용에응답하여상기제2 마그넷의자화의방향을변화시키는단계를포함한다. 방법은마그넷의입력노드로부터스핀전류를주입하는단계; 및상기스핀전류를상기마그넷의출력노드에서전하전류로변환하는단계를포함한다.
摘要翻译：该装置包括自旋至电荷转换节点; 以及电荷至自旋转换节点，其中自旋至电荷转换节点的输入在电荷至自旋转换节点处产生输出。所述设备包括磁体，所述磁体包括输入节点和输出节点，所述输入节点包括可操作以在所述磁体中产生磁响应的电容器，所述输出节点包括至少一种自旋电荷转移材料。该方法包括从第一磁体注入自旋电流; 将所述自旋电流转换为可操作以与所述第二磁体产生静磁相互作用的充电电流; 并且响应于磁相互作用而改变第二磁体的磁化方向。该方法包括从磁体的输入节点注入自旋电流; 并将自旋电流转换成磁体输出节点处的充电电流。

22. 发明公开

KR1020160078423A 에뮬레이션 및 프로토타이핑 플랫폼 상의 파티셔닝에 의한 동적 상호접속부 无效
标题翻译：动态互连与仿真和预处理平台的分离
公开(公告)号：KR1020160078423A
公开(公告)日：2016-07-04
申请号：KR1020167013985
申请日：2013-12-28
申请人： 인텔 코포레이션
发明人： 올브리치프란츠-빌헬름 , 플레이트랄프 , 마트너토르스텐 , 보엘크헤이코
IPC分类号： H03K19/0175 , G06F17/50 , H03K19/173 , H03K19/177
CPC分类号： H03K19/17744 , G06F13/4059 , G06F17/5054 , H03K19/0175 , H03K19/173 , H03K19/177
摘要： 동적상호접속부가본 명세서에설명된다. 동적상호접속부는전송모듈, 수신모듈, 및멀티플렉서를포함한다. 신호변화가전송채널의그룹에서검출되고, 신호변화에응답하여, 멀티플렉서의출력이변화가발생하는채널로스위칭된다.

23. 发明授权

KR101613445B1 향상된 게이트-Q 스캔 기술들을 이용한 감소된 누설 전력을 갖는 스캔 회로 有权
标题翻译： -Q使用增强的Gated-Q扫描技术的具有降低的漏电功率的扫描电路
公开(公告)号：KR101613445B1
公开(公告)日：2016-04-19
申请号：KR1020137009695
申请日：2011-09-15
申请人： 퀄컴 인코포레이티드
发明人： 세트후람라자마니 , 아라비카림
IPC分类号： H03K19/173
CPC分类号： H03K19/0008 , G01R31/318342 , G01R31/318575 , G06F17/50 , H03K19/173
摘要： q-게이트에대한특정로직게이트들은, 회로설계에대한최소누설상태를결정하고그 후회로설계를그 최소누설상태로유지시키는로직게이트들을선택함으로써선택된다. 최소누설상태를구현하도록소망된입력에기초하여, 게이트는 NOR 또는 OR 게이트로서선택될수도있다. 최소누설상태를구현하도록선택된게이트들로구현되는 q-게이트는선택된동작모드들동안인에이블될수도있다. 회로의최소누설상태는자동테스트패턴생성 (ATPG) 툴에의해결정될수 있다.

24. 发明公开

KR1020160019335A 다중 주파수 클럭을 가지는 파이프라인 회로 장치 有权
标题翻译：具有多频时钟的管道电路设备
公开(公告)号：KR1020160019335A
公开(公告)日：2016-02-19
申请号：KR1020140104004
申请日：2014-08-11
申请人： 한림대학교 산학협력단
发明人： 이정근
IPC分类号： H03K5/13 , H03K19/173
CPC分类号： H03K5/13 , G06F1/04 , G06F1/06 , G11C19/00 , H03K19/00 , H03K19/02 , H03K19/173
摘要： 본발명은다중주파수클럭을가지는파이프라인회로에관한것으로, 이러한본 발명은복수의스테이지로구분되는파이프라인방식으로배치되어상기파이프라인의각 스테이지의데이터를논리연산하는복수의조합논리부와, 복수의조합논리부사이에배치되어이전스테이지의조합논리부에서출력된데이터를다음스테이지의조합논리부로전달하는복수의래치부와, 복수의래치부각각에비동기방식으로클럭신호를제공하며, 다음스테이지의동작이진행되도록요청하는클럭신호를전송하는복수의클럭제공부와, 상기요청신호를시간지연하여다음스테이지로전달하되, EMI의피크를낮추도록입력되는클럭신호의주파수를적어도적어도 2개의주파수로변조하여확산시키는적어도하나의다중주파수지연부를포함한다. 이러한본 발명에따르면, 비동기방식의클럭을제공하고그 클럭의주파수를변조함으로써, EMI 피크치를낮출수 있다. 더욱이, 단지몇 개의주파수만사용하기때문에회로복잡도를줄일수 있다.
摘要翻译：本发明涉及具有多频时钟的流水线电路装置。具有多频时钟的流水线电路装置包括：多个组合逻辑单元，被布置在被划分为多个级的流水线中，以对流水线的每个级的数据进行逻辑运算; 设置在组合逻辑单元之间的多个锁存单元，用于将从前一级的组合逻辑单元输出的数据传送到下一级的组合逻辑单元; 多个时钟提供单元，以异步地向锁存单元提供时钟信号，并发送请求下一级操作的时钟信号; 以及至少一个多频延迟单元，以暂时延迟请求信号以将请求信号传送到下一级，并且将输入的时钟信号的频率调制为至少两个频率以扩展频率以降低电磁干扰（EMI ）峰值。根据本发明，提供了异步时钟，并通过调制时钟的频率来调制时钟的频率以降低EMI峰值。此外，由于仅使用几个频率，所以可以减少电路复杂度。

25. 发明公开

KR1020140058015A 논리 장치 및 이의 동작 방법 审中-实审
标题翻译：其逻辑设备及其操作方法
公开(公告)号：KR1020140058015A
公开(公告)日：2014-05-14
申请号：KR1020120124465
申请日：2012-11-05
申请人： 삼성전자주식회사
发明人： 김호정 , 정우인 , 최현식
IPC分类号： G06F3/041 , G06F1/00 , H03K19/173
CPC分类号： H03K19/173 , G06F17/5054 , H03K19/17728 , H03K19/17736 , G06F1/00 , G06F3/041
摘要： A touch panel according to an embodiment of the present invention includes first and second logic blocks performing at least a function respectively; and a first connection block connecting a first connection wire in a first connection wire group connected to the first logic block and a second connection wire included in a second connection wire group connected to the second logic block with a connection setting selected among various connecting setting regarding function and connection types to control the connection between the first and second logic blocks.
摘要翻译：根据本发明的实施例的触摸面板包括分别执行至少一个功能的第一和第二逻辑块; 以及第一连接块，连接连接到第一逻辑块的第一连接线组中的第一连接线和连接到第二逻辑块的第二连接线组中的第二连接线，其中连接设置选择在关于功能和连接类型来控制第一和第二逻辑块之间的连接。

26. 发明公开

KR1020130032456A 이미지 센싱장치 및 그 구동방법 无效
标题翻译：图像感测装置及其操作方法
公开(公告)号：KR1020130032456A
公开(公告)日：2013-04-02
申请号：KR1020110096039
申请日：2011-09-23
申请人： 에스케이하이닉스 주식회사
发明人： 이희범
IPC分类号： H04N5/369
CPC分类号： H04N5/3698 , H03K19/173 , H03K23/40
摘要： PURPOSE: An image sensing device and a driving method thereof are provided to reduce power consumption while performing a correct CDS operation. CONSTITUTION: An image sensing device includes a pixel array, a column ADC block, a lamp signal generating unit(30), a column decoder, and a data processor(50). A counting unit(23-1 to 23-n) are arranged by corresponding each comparing unit(21-1 to 21-n) to multiple comparing units applied by a lamp signal provided from the lamp signal generating unit in a column ADC block. A comparing unit(for example, 21-1) corresponds to the one column of a pixel array(10), and compares a signal which a corresponding column provides with the lamp signal. A comparison signal(comp 1) is activated when two signals compared in a comparing unit(21_1) become the same level. A counting unit(23-1) latches the counting value of a time point at which the comparison signal is activated by responding to a counting start signal(CKC2) provided from the lamp signal generating unit and starting a counting by a response. The counting unit receives a clock signal(CK) as a reference signal for counting. A value latched by the counting unit is outputted in data. [Reference numerals] (21-1,21-2,21-n) Comparing unit; (23-1,23-2,23-n) Counting unit; (30) Lamp signal generating unit;
摘要翻译：目的：提供一种图像感测装置及其驱动方法，以在执行正确的CDS操作时降低功耗。构成：图像感测装置包括像素阵列，列ADC块，灯信号生成单元（30），列解码器和数据处理器（50）。计数单元（23-1至23-n）通过相应的每个比较单元（21-1至21-n）与由列ADC模块中的灯信号产生单元提供的灯信号施加的多个比较单元进行排列。比较单元（例如21-1）对应于像素阵列（10）的一列，并将相应列提供的信号与灯信号进行比较。当在比较单元（21_1）中比较的两个信号变为相同电平时，比较信号（comp1）被激活。计数单元（23-1）通过响应从灯信号生成单元提供的计数开始信号（CKC2）来锁存比较信号被激活的时间点的计数值，并通过响应开始计数。计数单元接收时钟信号（CK）作为用于计数的参考信号。由计数单元锁存的值以数据输出。（附图标记）（21-1,21-2,21-n）比较单元; （23-1,23-2,23-n）计数单位; （30）灯信号发生单元;

27. 发明公开

KR1020120105844A 삼중화 제어 시스템에서 디지털/아날로그 신호의 보우팅 장치 有权
标题翻译：数字/模拟信号在三重控制系统中的投票方法和装置
公开(公告)号：KR1020120105844A
公开(公告)日：2012-09-26
申请号：KR1020110023521
申请日：2011-03-16
申请人： 두산중공업 주식회사
发明人： 남정한 , 이세경 , 최종민 , 장민영 , 육심균
IPC分类号： G05B19/02 , H03K19/173 , G05B9/03
CPC分类号： G05B19/02 , G05B9/03 , G05B2219/21109 , H03K19/173
摘要： PURPOSE: A method and an apparatus for voting digital and analog signals in a triple control system are provided to form various voting logics according to the purpose of a user. CONSTITUTION: A voting device includes a digital signal input unit(310), an FPGA(Field Programmable Gate Array) logic unit(320), a digital signal output unit(330) and a switch unit(340). The digital signal input unit transmits an integrity signal indicating the failure state of each digital output module, and a control signal from three digital output modules to the FPGA logic unit. The FPGA logic unit determines the failure of the each digital output module using the integrity signal. [Reference numerals] (310) Digital signal input unit; (320) FPGA logic unit; (330) Digital signal output unit; (340) Switch unit; (AA) First digital output module; (BB) Second digital output module; (CC) Third digital output module
摘要翻译：目的：提供一种用于在三重控制系统中投票数字和模拟信号的方法和装置，以根据用户的目的形成各种投票逻辑。构成：投票设备包括数字信号输入单元（310），FPGA（现场可编程门阵列）逻辑单元（320），数字信号输出单元（330）和开关单元（340）。数字信号输入单元将指示每个数字输出模块的故障状态的完整性信号以及来自三个数字输出模块的控制信号发送到FPGA逻辑单元。 FPGA逻辑单元使用完整性信号确定每个数字量输出模块的故障。（附图标记）（310）数字信号输入单元; （320）FPGA逻辑单元; （330）数字信号输出单元; （340）开关单元; （AA）第一数字量输出模块; （BB）第二数字输出模块; （CC）第三数字输出模块

28. 发明公开

KR1020120091450A 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치 有权
公开(公告)号：KR1020120091450A
公开(公告)日：2012-08-17
申请号：KR1020127017932
申请日：2010-11-16
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가토기요시 , 고야마준
IPC分类号： H01L27/105 , H01L27/06 , G11C14/00 , G11C11/24 , H01L29/786 , H01L27/12 , H01L29/04 , H03K19/173 , H03K3/037
CPC分类号： H03K3/037 , G11C11/24 , G11C14/0054 , H01L27/0688 , H01L27/105 , H01L27/1207 , H01L27/1225 , H01L27/1255 , H01L29/045 , H01L29/7869 , H03K19/173
摘要： 신규한 불휘발성 래치 회로 및 상기 불휘발성 래치 회로를 사용한 반도체 장치를 제공하기 위해, 불휘발성 래치 회로는 제 1 소자의 출력이 제 2 소자의 입력에 전기적으로 접속되고, 상기 제 2 소자의 출력이 상기 제 1 소자의 입력에 전기적으로 접속되는 루프 구조를 갖는 래치부; 및 상기 래치부의 데이터를 보유하도록 구성된 데이터 보유부를 포함한다. 상기 데이터 보유부에서, 채널 형성 영역을 형성하기 위한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터가 스위칭 소자로서 사용된다. 또한, 상기 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속된 용량 소자가 포함된다.

29. 发明授权

KR101046272B1 반도체 장치 有权
标题翻译： SEMICONDUCTOR APPARATUS
公开(公告)号：KR101046272B1
公开(公告)日：2011-07-04
申请号：KR1020100008635
申请日：2010-01-29
申请人： 에스케이하이닉스 주식회사
发明人： 변상진 , 이재진
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： H03K19/173
摘要： PURPOSE: A semiconductor device is provided to improve the operation speed of the semiconductor device by making the skew of a plurality of chips identical. CONSTITUTION: An n chip comprises bit lines(BL,BLB), SIOs(SIO,SIOB), a local input output line(LIO,LIOB), and a global input output line(GIO). A sense amplifier(SA) amplifies the data of a memory cell. A column switch(YISW) connects the bit line and the SIO. The input/output switch(IOSW) connects the SIO to the local input output line. A read driver(IOSA) amplifies data transmitted from the local input output line. A pipe latch part stores data transmitted from the global input output line. A trigger(TRIG) successively outputs data(Data n) to a data pad(DQ). A data aligning unit(ALIGN) aligns input data inputted through the data pad. An input driver(DINDRV) outputs the arranged data to the global input output line. A write driver(WTDRV) amplifies the data transmitted from the global input output line.
摘要翻译：目的：提供半导体器件以通过使多个芯片的偏斜相同来提高半导体器件的操作速度。构成：n个芯片包括位线（BL，BLB），SIO（SIO，SIOB），本地输入输出线（LIO，LIOB）和全局输入输出线（GIO）。读出放大器（SA）放大存储器单元的数据。列开关（YISW）连接位线和SIO。输入/输出开关（IOSW）将SIO连接到本地输入输出线。读驱动器（IOSA）放大从本地输入输出线发送的数据。管锁存部分存储从全局输入输出线发送的数据。触发器（TRIG）将数据（Data n）连续地输出到数据焊盘（DQ）。数据对齐单元（ALIGN）对齐通过数据垫输入的输入数据。输入驱动器（DINDRV）将排列的数据输出到全局输入输出线。写入驱动器（WTDRV）放大从全局输入输出线传输的数据。

30. 发明授权

KR100130760B1 반도체 집적회로 失效
公开(公告)号：KR100130760B1
公开(公告)日：1998-10-01
申请号：KR1019890018129
申请日：1989-12-07
申请人： 필킹톤마이크로-일렉트로닉스리미티드
发明人： 리차드가이크리프 , 케니스어스틴
IPC分类号： H03K19/173
CPC分类号： H03K19/17792 , H03K19/173 , H03K19/17704 , H03K19/17728
摘要： 내용없음.

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