专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

21. 发明公开

KR20180066746A 반도체 소자 및 그 제조 방법 审中-公开
公开(公告)号：KR20180066746A
公开(公告)日：2018-06-19
申请号：KR20160167936
申请日：2016-12-09
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： HEO YEON CHEOL
IPC分类号： H01L21/8238 , H01L27/092 , H01L29/10 , H01L29/40
CPC分类号： H01L21/823487 , H01L21/8234 , H01L21/8238 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823885 , H01L27/092 , H01L29/10 , H01L29/40 , H01L29/423 , H01L29/42356 , H01L29/66666 , H01L29/78 , H01L29/7827
摘要： 일실시예에따른반도체소자는기판, 상기기판상에위치하는제1 접합영역, 상기제1 접합영역위에위치하는제1 채널영역, 상기제1 채널영역위에위치하는제2 접합영역, 그리고상기제1 채널영역을둘러싸는제1 게이트스택을포함하는 n 타입트랜지스터, 그리고상기기판상에위치하는제3 접합영역, 상기제3 접합영역위에위치하는제2 채널영역, 상기제2 채널영역위에위치하는제4 접합영역, 그리고상기제2 채널영역을둘러싸는제2 게이트스택을포함하는 p 타입트랜지스터를포함하고, 상기제1 채널영역과상기제2 채널영역은에피채널층이다.

22. 发明授权

KR101837077B1 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터 有权
公开(公告)号：KR101837077B1
公开(公告)日：2018-03-09
申请号：KR1020177006527
申请日：2015-08-12
申请人： 베이징 인스티튜트 오브 나노에너지 앤드 나노시스템즈
发明人： 장치 , 탕웨이 , 장리민 , 왕종린
IPC分类号： H01L29/423 , H01L41/08 , H01L41/083 , H01L41/113
CPC分类号： H01L41/0805 , H01L23/535 , H01L29/0649 , H01L29/36 , H01L29/423 , H01L29/42356 , H01L29/42384 , H01L29/4908 , H01L29/4916 , H01L29/78 , H01L29/78603 , H01L29/78654 , H01L29/84 , H01L41/083 , H01L41/113
摘要： 본발명은마찰접촉의대전효과에의한백 게이트전계효과트랜지스터를제공한다. 백게이트전계효과트랜지스터는도전성기판(10); 도전성기판(10)의정면에형성된절연층(20); 채널층(31), 드레인(32), 소스(33) 및게이트(34)를포함하는전계효과트랜지스터어셈블리(30); 및게이트(34)의하면에형성된정지마찰층(41), 정지마찰층(41)과대향되게설치된가동마찰층(42), 가동마찰층(42)의외측에형성되고, 소스(33)에전기적으로연결된제2 도전층(44)을포함하는마찰발전어셈블리(40);를포함하고, 여기서, 정지마찰층(41) 및가동마찰층(42)은마찰전기시리즈에서다른위치에있으며, 외력의작용하에서, 정지마찰층(41) 및가동마찰층(42)은분리상태와접촉상태를반복해서전환할수 있다. 본발명은마찰식발전기가생성하는정전위를백 게이트전계효과트랜지스터의게이트신호로사용하여, 반도체의캐리어전송특성을조절및 제어할수 있다.

23. 发明公开

KR1020170109457A 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 有权
公开(公告)号：KR1020170109457A
公开(公告)日：2017-09-29
申请号：KR1020160033635
申请日：2016-03-21
申请人： 성균관대학교산학협력단
发明人： 박진홍 , 심재우 , 이성주
IPC分类号： H01L29/792 , H01L29/423 , H01L29/51 , H01L29/788 , H01L29/861
CPC分类号： H01L29/423 , H01L29/51 , H01L29/788 , H01L29/792 , H01L29/861 , H01L29/42332 , H01L29/513 , H01L29/7881 , H01L29/7888
摘要： 본발명의일 실시예에따른부성미분저항(negative differential resistance) 소자는기판; 기판상에형성되고, 제 1 극성을갖는축퇴된제 1 반도체층; 기판상에형성되고, 제 2 극성을갖는축퇴된제 2 반도체층; 제 1 반도체층의일측단부에결합된제 1 전극; 제 2 반도체층의일측단부에결합된제 2 전극; 및제 1 반도체층과제 2 반도체층의접촉영역사이에위치한트랩층을포함하되, 트랩층은산화물층이고, 부성미분저항소자의동작시캐리어가트랩층에트랩되도록한다.

24. 发明公开

KR1020170040347A 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터 审中-实审
标题翻译：背栅场效应晶体管通过充电效应产生摩擦接触
公开(公告)号：KR1020170040347A
公开(公告)日：2017-04-12
申请号：KR1020177006527
申请日：2015-08-12
申请人： 베이징 인스티튜트 오브 나노에너지 앤드 나노시스템즈
发明人： 장치 , 탕웨이 , 장리민 , 왕종린
IPC分类号： H01L29/423 , H01L41/08 , H01L41/083 , H01L41/113
CPC分类号： H01L41/0805 , H01L23/535 , H01L29/0649 , H01L29/36 , H01L29/423 , H01L29/42356 , H01L29/42384 , H01L29/4908 , H01L29/4916 , H01L29/78 , H01L29/78603 , H01L29/78654 , H01L29/84 , H01L41/083 , H01L41/113
摘要： 본발명은마찰접촉의대전효과에의한백 게이트전계효과트랜지스터를제공한다. 백게이트전계효과트랜지스터는도전성기판(10); 도전성기판(10)의정면에형성된절연층(20); 채널층(31), 드레인(32), 소스(33) 및게이트(34)를포함하는전계효과트랜지스터어셈블리(30); 및게이트(34)의하면에형성된정지마찰층(41), 정지마찰층(41)과대향되게설치된가동마찰층(42), 가동마찰층(42)의외측에형성되고, 소스(33)에전기적으로연결된제2 도전층(44)을포함하는마찰발전어셈블리(40);를포함하고, 여기서, 정지마찰층(41) 및가동마찰층(42)은마찰전기시리즈에서다른위치에있으며, 외력의작용하에서, 정지마찰층(41) 및가동마찰층(42)은분리상태와접촉상태를반복해서전환할수 있다. 본발명은마찰식발전기가생성하는정전위를백 게이트전계효과트랜지스터의게이트신호로사용하여, 반도체의캐리어전송특성을조절및 제어할수 있다.
摘要翻译：本发明提供了一种关于摩擦接触的充电效应的单触发栅极场效应晶体管。背栅场效应晶体管包括导电衬底（10）; 在导电性基体（10）的表面上形成的绝缘层（20）; 一种包括沟道层（31），漏极（32），源极（33）和栅极（34）的场效应晶体管组件（30）; 与静摩擦层41相对设置的可动摩擦层42和可动摩擦层42以及形成在浇口34表面上的可动摩擦层42，其中，静摩擦层41和可动摩擦层42在电动电气串联中位于不同的位置，第二导电层44，静摩擦层41和可动摩擦层42可以在分离状态和接触状态之间重复切换。本发明可以通过使用由摩擦发生器产生的恒定电位作为背栅场效应晶体管的栅极信号来控制和控制半导体的载流子传输特性。

25. 发明公开

KR1020150126788A 다중 채널 길이와 동일한 물리적 게이트 길이를 갖는 반도체 장치 및 이의 제조 방법 审中-实审
标题翻译：具有相同孔径长度的多通道长度半导体及其制造方法
公开(公告)号：KR1020150126788A
公开(公告)日：2015-11-13
申请号：KR1020150062607
申请日：2015-05-04
申请人： 삼성전자주식회사
发明人： 로더마크에스. , 오브라도빅,보르나 , 센굽타르윅
IPC分类号： H01L29/78
CPC分类号： H01L29/10 , H01L21/0257 , H01L21/823412 , H01L21/823418 , H01L21/823431 , H01L21/823456 , H01L27/0886 , H01L29/08 , H01L29/0847 , H01L29/1033 , H01L29/423 , H01L29/42376
摘要： 다중채널길이와동일한물리적게이트길이를갖는반도체장치및 이의제조방법을포함할수 있다. 상기반도체장치는, 제1 핀과, 상기제1 핀의상면및 측면상에형성되는제1 게이트전극구조체(rst gate electrode structure)와, 상기제1 게이트전극구조체의아래에위치하는제1 채널영역과, 상기제1 핀내에서상기제1 채널영역의일측에위치하는제1 소오스또는드레인영역을포함하되, 상기제1 게이트전극구조체는제1 게이트메탈과제1 측벽스페이서를포함하는제1 핀펫(nFET), 및제2 핀과, 상기제2 핀의상면및 측면상에형성되는제2 게이트전극구조체(second gate electrode structure)와, 상기제2 게이트전극구조체의아래에위치하는제2 채널영역과, 상기제2 핀내에서상기제2 채널영역의일측에위치하는제2 소오스또는드레인영역을포함하되, 상기제2 게이트전극구조체는제2 게이트메탈과제2 측벽스페이서를포함하는제2 핀펫을포함하되, 상기제1 핀펫과상기제2 핀펫은, 동일한반도체타입의장치이고, 상기제1 게이트전극구조체는, 제1 물리적게이트길이(Lgate1)로형성되고, 상기제2 게이트전극구조체는상기제1 물리적게이트길이(Lgate1)와동일한상기제2 물리적게이트길이(Lgate2)로형성되며, 상기제1 핀은제1 유효채널길이(Leff1)를갖고, 상기제2 핀은상기제1 유효채널길이(Leff1)와다른제2 유효채널길이(Leff2)를갖는다.
摘要翻译：本发明涉及具有与多通道长度相同的物理栅极长度的半导体器件及其制造方法。半导体器件包括：第一鳍状物（nFET），其包括第一鳍片，第一栅极电极结构（第一栅电极结构），第一沟道区域和第一源极或漏极区域;以及第二鳍片FET，其包括第二鳍片第二栅极电极结构，第二沟道区和第二源极或漏极区。第一栅极电极结构包括第一栅极金属和第一侧壁间隔物。

26. 发明公开

KR1020140022205A 비휘발성 메모리 장치 및 그 제조 방법 无效
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR1020140022205A
公开(公告)日：2014-02-24
申请号：KR1020120088485
申请日：2012-08-13
申请人： 에스케이하이닉스 주식회사
发明人： 이인혜
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11582 , H01L21/28 , H01L21/768 , H01L21/76879 , H01L29/423 , H01L29/66666 , H01L29/7926 , H01L21/28282 , H01L21/76838
摘要： The present invention relates to a non-volatile memory device and a manufacturing method thereof. The non-volatile memory device comprises a channel layer, a structure, a memory film, a source line, a plurality of source contact plugs, and a well pickup contact plug. The channel layer vertically protrudes from a substrate having a well area. A plurality of interlayer insulation films and a plurality of gate electrodes are alternatively laminated on the structure according to the channel layer. The memory film is interposed between the channel layer and a gate electrode. The source line is formed on the substrate. The plurality of source contact plugs is located among the structures and is connected to the source line. The well pickup contact plug is located among the structures and is connected to the well area. The present invention is provided to form the plurality of source contact plugs and the well pickup contact plug, thereby reducing source and well pickup contact resistance.
摘要翻译：本发明涉及一种非易失性存储器件及其制造方法。非易失性存储器件包括沟道层，结构，存储膜，源极线，多个源极接触插塞和阱拾取接触插塞。沟道层从具有阱区的衬底垂直地突出。根据通道层，在多个层间绝缘膜和多个栅电极交替层叠在结构上。记忆膜介于沟道层和栅电极之间。源极线形成在衬底上。多个源接触插头位于结构之间并连接到源极线。井拾取接触插头位于结构之间，并连接到井区。提供本发明以形成多个源极接触插塞和阱拾取器接触插塞，从而减少源极和阱拾取器接触电阻。

27. 发明授权

KR101366228B1 전력 반도체 소자 有权
标题翻译：功率半导体器件
公开(公告)号：KR101366228B1
公开(公告)日：2014-02-24
申请号：KR1020130007537
申请日：2013-01-23
申请人： 주식회사 케이이씨
发明人： 황금
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/4232 , H01L29/423 , H01L29/42344 , H01L29/42356
摘要： The present invention relates to a power semiconductor device. The present invention includes a second gate area which connects first gate areas; a third gate area connected to a gate electrode; and one or more first gate connection units connecting the first gate area and the third gate area. The total area of the first gate connection unit is smaller than the second gate area and the third gate area. According to the present invention, a structure having bigger resistance value than the gate area is formed in the gate area so that a voltage change inclination between a gate and a source is gradual, and the voltage change inclination between the gate on the output side and source can be gradual.
摘要翻译：功率半导体器件技术领域本发明涉及功率半导体器件。本发明包括连接第一栅极区域的第二栅极区域; 连接到栅电极的第三栅极区域; 以及连接第一栅极区域和第三栅极区域的一个或多个第一栅极连接单元。第一栅极连接单元的总面积小于第二栅极区域和第三栅极区域。根据本发明，在栅极区域中形成具有比栅极区域更大的电阻值的结构，使得栅极和源极之间的电压变化倾斜是逐渐的，并且输出侧的栅极和来源可以是渐进的。

28. 发明公开

KR1020140002676A 수직 DMOS 전계 효과 트랜지스터 및 이의 제조방법 审中-实审
标题翻译：垂直DMOS场效应晶体管及其制作方法
公开(公告)号：KR1020140002676A
公开(公告)日：2014-01-08
申请号：KR1020137015890
申请日：2011-11-21
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 브라이트와이트,로한에스. , 야크,랜디엘.
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423 , H01L29/10 , H01L29/08
CPC分类号： H01L29/7802 , H01L29/04 , H01L29/0878 , H01L29/1045 , H01L29/1095 , H01L29/42368 , H01L29/42376 , H01L29/66712 , H01L21/02293 , H01L29/08 , H01L29/10 , H01L29/423 , H01L29/66287
摘要： 수직 확산 금속 산화물 반도체(DMOS) 전계 효과 트랜지스터(FET)는 드레인 영역을 형성하는 제1 도전성의 기판; 상기 기판에 있는 제1 도전성의 에피택셜 층; 에피택셜 층 내에 있고, 소정의 간격으로 이격된 제2 도전성의 제1 및 제2 베이스 영역; 상기 제1 및 제2 베이스 영역 - 상기 제1 및 제2 베이스 영역은 소스 영역과 에피택셜 층 사이에 제1 및 제2 측면 채널을 형성하도록 작동할 수 있음 - 에 각각 배치된 제1 도전성의 제1 및 제2 소스 영역; 및 절연층에 의해 상기 에피택셜 층으로부터 절연되고, 상기 제1 및 제2 베이스 영역 사이의 영역 위에 배치되며, 상기 제1 및 제2 베이스 영역 내에 상기 제1 및 제2 채널만을 각각 커버하는 제1 및 제2 게이트 영역을 포함하는 게이트 구조를 포함할 수 있다.

29. 发明公开

KR1020130071687A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020130071687A
公开(公告)日：2013-07-01
申请号：KR1020110139047
申请日：2011-12-21
申请人： 에스케이하이닉스 주식회사
发明人： 구민규
IPC分类号： H01L27/085 , H01L29/78 , H01L21/28
CPC分类号： H01L27/088 , H01L27/0207 , H01L29/423 , H01L29/4232 , H01L29/42344 , H01L29/7802
摘要： PURPOSE: A semiconductor device is provided to improve electrical properties by forming a contact plug on a bent end of a source or a drain to increase a distance between a gate and the contact plug. CONSTITUTION: A first transistor group includes a first gate (105), a first source (107S), and a first drain (107D). A second transistor group includes a second gate (105'), a second source (107S'), and a second drain (107D'). The first source and the first drain have a shape bent in the opposite direction from the second source and the second drain. The bent part of the first drain is extended between the bent parts of the second gate and the second source. Contact plugs (111D, 111D', 111S, 111S') are formed on end parts of the first and the second drain and the end parts of the first and the second source.
摘要翻译：目的：提供半导体器件以通过在源极或漏极的弯曲端上形成接触塞以增加栅极和接触插塞之间的距离来改善电性能。构成：第一晶体管组包括第一栅极（105），第一源极（107S）和第一漏极（107D）。第二晶体管组包括第二栅极（105'），第二源极（107S'）和第二漏极（107D'）。第一源极和第一漏极具有与第二源极和第二漏极相反的方向弯曲的形状。第一排水口的弯曲部分在第二浇口的弯曲部分和第二源之间延伸。接触塞（111D，111D'，111S，111S'）形成在第一和第二漏极的端部以及第一和第二源的端部。

30. 发明公开

KR1020130015627A 반도체 장치 제조방법 无效
标题翻译：方法制作半导体器件
公开(公告)号：KR1020130015627A
公开(公告)日：2013-02-14
申请号：KR1020110077719
申请日：2011-08-04
申请人： 에스케이하이닉스 주식회사
发明人： 김범석
IPC分类号： H01L21/28 , H01L21/336 , H01L29/78
CPC分类号： H01L29/42316 , H01L21/28273 , H01L21/28291 , H01L29/423 , H01L29/66712 , H01L29/772
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to increase a contact area by preventing a spacer from being damaged in a contact hole forming process using a liner layer. CONSTITUTION: A plurality of conductive patterns(35) are formed on a substrate. A spacer(36) is formed on both sides of the conductive pattern. A liner layer(37) is formed on the conductive pattern with the spacer. An interlayer dielectric layer is formed on the liner layer. A contact hole is formed by selectively etching the interlayer dielectric layer and the liner layer.
摘要翻译：目的：提供一种制造半导体器件的方法，通过在使用衬垫层的接触孔形成处理中防止间隔物损坏来增加接触面积。构成：在基板上形成多个导电图案（35）。间隔物（36）形成在导电图案的两侧。衬垫层（37）与间隔件形成在导电图案上。层间绝缘层形成在衬层上。通过选择性地蚀刻层间电介质层和衬垫层形成接触孔。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式