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11. 发明授权

KR101441225B1 혼합된 유형의 메모리 장치를 동작시키는 시스템 및 방법 有权
公开(公告)号：KR101441225B1
公开(公告)日：2014-09-17
申请号：KR1020127027959
申请日：2007-12-04
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 오,학준 , 편,홍범 , 김,진기
IPC分类号： G11C7/10 , G11C8/04 , G06F12/00
CPC分类号： G11C16/08 , G11C7/10 , G11C7/1078 , G11C7/20
摘要： 메모리 컨트롤러가 직렬 상호접속 구성의 메모리 장치들을 제어하는 메모리 시스템 아키텍쳐가 제공된다. 메모리 컨트롤러는 메모리 명령들을 전송하는 출력 포트 및 그들 메모리 명령에 대한 메모리 응답을 수신하고 그러한 응답을 요구하는 입력 포트를 갖는다. 각 메모리 장치는 예컨대, NAND형 플래시 메모리, NOR형 플래시 메모리, 랜덤 액세스 메모리 및 스태틱 랜덤 액세스 메모리를 포함한다. 각 메모리 명령은 타깃 메모리 장치의 메모리 유형에 특정된다. 메모리 명령들 및 메모리 응답들용의 데이터 경로는 상호접속에 의해 제공된다. 주어진 메모리 명령은 직렬 상호접속 구성의 의도된 메모리 장치에 도달하기 위해 메모리 장치들을 일주한다. 메모리 명령의 수취 시에, 의도된 메모리 장치는 주어진 메모리 명령을 실행하고, 적절한 다음의 메모리 장치에 메모리 응답을 전송한다. 메모리 응답은 메모리 컨트롤러에 보내어진다.

12. 发明公开

KR1020140106227A 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템 审中-实审
标题翻译：半导体存储器和存储器系统，包括半导体存储器
公开(公告)号：KR1020140106227A
公开(公告)日：2014-09-03
申请号：KR1020130020503
申请日：2013-02-26
申请人： 삼성전자주식회사
发明人： 서승영 , 박철우
IPC分类号： G11C8/04 , G11C8/08 , G11C8/10
CPC分类号： G11C8/12 , G11C5/04 , G11C8/06
摘要： The present invention relates to a memory system. The memory system comprises first and second semiconductor memories which have the same structure and have a plurality of memory cells aligned by each of columns and rows thereof; and a memory controller which controls the first and the second memories. The first and the second memories receive the same address from the memory controller. In response to the address commonly received, a first address of a first row adjacent to the memory cells selected in the first semiconductor memory is different from a second address of a second row adjacent to the memory cells selected in the second semiconductor memory.
摘要翻译：本发明涉及一种存储系统。存储器系统包括第一和第二半导体存储器，它们具有相同的结构，并且具有由每列和各列排列的多个存储单元; 以及控制第一和第二存储器的存储器控制器。第一和第二存储器从存储器控制器接收相同的地址。响应于共同接收的地址，与在第一半导体存储器中选择的存储器单元相邻的第一行的第一地址不同于与在第二半导体存储器中选择的存储器单元相邻的第二行的第二地址。

13. 发明公开

KR1020140103013A 어드레스 액세스 카운터 회로 및 이의 동작 방법 审中-实审
标题翻译：地址访问计数器电路及其操作方法
公开(公告)号：KR1020140103013A
公开(公告)日：2014-08-25
申请号：KR1020130095859
申请日：2013-08-13
申请人： 삼성전자주식회사
发明人： 배원일
IPC分类号： G11C8/06 , G11C8/04
CPC分类号： G11C8/06 , G11C8/10 , G11C8/18
摘要： An address access counter circuit comprises an address division circuit which divides received address signals into several address segments; and multiple counter circuits which carry out counting of each of the address segments.
摘要翻译：地址访问计数器电路包括地址分割电路，其将接收的地址信号分成若干地址段; 以及对每个地址段进行计数的多个计数器电路。

14. 发明公开

KR1020140079845A 데이지 체인 캐스케이딩 장치 有权
标题翻译：菊花链级联设备
公开(公告)号：KR1020140079845A
公开(公告)日：2014-06-27
申请号：KR1020147013416
申请日：2006-09-29
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 편,홍,범 , 김,진기 , 오,학준
IPC分类号： G11C7/10 , G11C8/04 , G11C16/02
CPC分类号： G11C7/10 , G06F12/0623 , G06F13/4247 , G06F13/4256 , G11C5/066 , G11C16/06
摘要： 본 발명은 데이지 체인 캐스케이딩 배열로 장치들을 직렬로 연결하는 기술을 제공한다. 장치들은 데이지 체인 캐스케이드 배열로 연결되어, 제1 장치의 출력들이 데이지 체인 내의 더 뒤의 제2 장치의 입력들에 연결되어, 데이터, 어드레스 및 커맨드 정보와 같은 정보의 전송을 조절하고, 제1 장치로부터 제2 장치로의 신호들을 제어한다. 데이지 체인으로 연결된 장치들은 직렬 입력(SI) 및 직렬 출력(SO)을 포함한다. 정보가 SI를 통해 장치에 입력된다. 정보는 SO를 통해 장치로부터 출력된다. 데이지 체인 케스케이드 내의 더 앞의 장치의 SO가 데이지 체인 캐스케이드 내의 더 뒤의 장치의 SI에 연결된다. 장치들의 SI를 통해 더 앞의 장치로 입력된 정보가 장치를 통과하여 장치들의 SO를 통해 장치로부터 출력된다. 정보는 그 후 더 뒤의 장치의 SI 및 더 앞의 장치의 SO로부터의 접속을 통해 더 뒤의 SI에 전송된다.
摘要翻译：本发明提供了一种用于以菊花链级联布置串联连接设备的技术。设备是菊花链级联连接在阵列中，所述第一装置输出的菊花连接到的更后的位置链，数据，地址，第二设备的输入端，和所述第一装置控制的信息的传输，并且作为命令信息在到第二个设备。菊花链设备包括串行输入（SI）和串行输出（SO）。信息通过SI输入到设备。信息通过SO从设备输出。菊花链级联内的较早器件的SO连接到菊花链级联内的较晚器件的SI。通过设备的SI输入到先前设备的信息通过设备的SO从设备通过设备输出。然后通过SI和来自先前设备的SO的连接将信息传输到设备后面的SI。

15. 发明公开

KR1020140070303A 인접 로우 어드레스 생성 기능을 갖는 반도체 메모리 장치 审中-实审
标题翻译：具有功能的半导体存储器件用于生成相邻的地址
公开(公告)号：KR1020140070303A
公开(公告)日：2014-06-10
申请号：KR1020130019360
申请日：2013-02-22
申请人： 삼성전자주식회사
发明人： 이동수
IPC分类号： G11C8/04 , G11C8/08 , G11C8/10
CPC分类号： G11C8/04 , G11C8/06 , G11C8/08 , G11C8/10 , G11C11/408
摘要： According to the present invention, a semiconductor memory device includes a memory cell array which includes a normal memory cell array and spare memory cell array comprising volatile memory cells. Also, the semiconductor memory device includes: an adjacent row address generator which generates row addresses of word-lines physically adjacent to a specific word-line using a concentrated row address when the particular word-line is concentrically accessed by applying the concentrated row address to precisely care the memory cells connected to the word-lines physically adjacent to the specific word-line to prevent the attributes of data retention from degrading when the address accessing to the specific word-lines of the semiconductor memory cell array is concentrically occurring.
摘要翻译：根据本发明，半导体存储器件包括包括正常存储单元阵列的存储单元阵列和包括易失性存储单元的备用存储单元阵列。此外，半导体存储器件包括：相邻行地址发生器，当通过将集中的行地址应用于同一个行地址同时访问时，使用集中的行地址生成与特定字线物理相邻的字线的行地址精确地关心与物理上与特定字线相邻的字线连接的存储器单元，以防止当访问半导体存储单元阵列的特定字线的地址同时发生时数据保持的属性降级。

16. 发明公开

KR1020140030529A 집적회로 审中-实审
标题翻译：集成电路
公开(公告)号：KR1020140030529A
公开(公告)日：2014-03-12
申请号：KR1020120096475
申请日：2012-08-31
申请人： 에스케이하이닉스 주식회사
发明人： 고재범 , 변상진
IPC分类号： G11C8/10 , G11C8/04
CPC分类号： G11C8/10 , G11C7/1045 , G11C8/06 , G11C8/08 , G11C8/12 , G11C8/18 , G11C2207/2272
摘要： The present invention relates to an integrated circuit including a plurality of semiconductor memory devices which are stacked to have a stack structure. The integrated circuit includes the semiconductor memory device which includes a decoding unit for generating a plurality of mode register setting codes by decoding an input address when a mode register is set and a decoding operation control unit for controlling the operation of the decoding unit to output a decoding result as a preliminary code or an additional mode register setting code in response to a stack signal if the value of the input address is equal to a preset value. It is determined whether or not the stack signal is activated according to whether or not the semiconductor memory devices are stacked. [Reference numerals] (200,210) MRS setting block; (220,230) AL decoder
摘要翻译：本发明涉及一种集成电路，其包括堆叠成具有堆叠结构的多个半导体存储器件。集成电路包括：半导体存储器件，其包括：解码单元，用于通过在设置模式寄存器时对输入地址进行解码来产生多个模式寄存器设置代码;以及解码操作控制单元，用于控制解码单元的操作以输出如果输入地址的值等于预设值，则将解码结果作为初始代码或附加模式寄存器设置代码，以响应堆栈信号。根据半导体存储器件是否堆叠确定堆叠信号是否被激活。（参考号）（200,210）MRS设定块; （220,230）AL解码器

17. 发明授权

KR101361453B1 워드선 구동 회로, 집적 회로 및 누설 전류가 감소된 시스템 失效
标题翻译：字线驱动电路具有降低的漏电
公开(公告)号：KR101361453B1
公开(公告)日：2014-02-10
申请号：KR1020107004603
申请日：2007-08-28
申请人： 에이저 시스템즈 엘엘시
发明人： 두덱데니스이 , 에반스도날드알버트 , 팜하이쿠앙 , 워너웨인이 , 오즈니악로날드제임스
IPC分类号： G11C8/08 , G11C8/04 , G11C7/10 , G11C5/14
CPC分类号： G11C8/08
摘要： 복수의 메모리 셀과, 메모리 셀에 선택적으로 액세스하기 위해 메모리 셀에 접속된 복수의 워드선을 포함하는 메모리 어레이에서 사용하는 워드선 구동 회로는, 워드선 구동 회로에 의해 수신된 제 1 세트의 어드레스 신호의 함수로서 워드선 신호를 생성하도록 적용된 드라이버를 포함한다. 회로는 복수의 워드선의 각각에 접속된 복수의 출력 노드를 갖고, 드라이버의 출력에 접속되고 워드선 신호를 수신하도록 적용된 입력 노드를 갖는 스위칭 회로를 더 포함한다. 스위칭 회로는 적어도 하나의 제어 신호의 함수로서 메모리 액세스 동안 워드선 중 선택된 하나에 워드선 신호를 보내도록 동작 가능하다. 주어진 한 쌍의 메모리 액세스의 사이에, 스위칭 회로의 출력 노드 및 입력 노드는 사전 정의된 동일한 전압 레벨로 유지되고, 이에 따라 스위칭 회로의 누설 전류 경로를 실질적으로 제거한다.

18. 发明公开

KR1020130141504A 링 발진기를 이용한 저장 소자 판독 无效
标题翻译：存储元件使用振荡器读取
公开(公告)号：KR1020130141504A
公开(公告)日：2013-12-26
申请号：KR1020137011186
申请日：2010-11-01
申请人： 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피
发明人： 브룩스로버트
IPC分类号： G11C8/16 , G11C8/04 , G11C7/00 , G11C7/10 , G11C13/00 , H03K3/03
CPC分类号： G11C13/0069 , G11C7/00 , G11C7/1015 , G11C13/0004 , G11C8/16 , G11C8/04 , H03K3/0315
摘要： 데이터 저장 소자와 함께 이용하기 위한 방법 및 장치가 제공된다. 링 발진기가 어레이 내부의 선택된 소자에 결합되어 피드백 루프가 정의된다. 링 발진기의 발진 주기는 기준값과 비교된다. 그에 따라서 선택된 소자 내부에 저장된 데이터 값이 결정된다. 링 발진기에 의해 액세스 및 판독될 때, 저장된 데이터 값은 본질적으로 변경되지 않는다. 멤리스터 또는 다른 저장 소자를 갖는 메모리 어레이가 본 발명의 사상에 따라 이용될 수 있다.

19. 发明公开

KR1020130046105A 반도체 메모리 장치 및 그 동작 방법 无效
标题翻译：半导体存储器件及其工作方法
公开(公告)号：KR1020130046105A
公开(公告)日：2013-05-07
申请号：KR1020110110468
申请日：2011-10-27
申请人： 에스케이하이닉스 주식회사
发明人： 윤석철
IPC分类号： G11C8/04
CPC分类号： G11C11/4087 , G11C7/1042 , G11C8/12 , G11C11/4085 , G11C2207/2209
摘要： PURPOSE: A semiconductor memory device and an operating method thereof are provided to reduce a data access point by immediately inputting a memory address signal to a corresponding memory bank. CONSTITUTION: A path control unit(320) activates an address transmission path corresponding to a bank address. An address transmitting unit(310) transmits a memory address to the path control unit in response to an active signal. A plurality of memory banks(350-380) access data by receiving the memory address transmitted through the address transmission path of the path control unit. The address transmission path is activated when a bank address is inputted. [Reference numerals] (310) Address transmitting unit; (320) Central path control unit; (330) First path control unit; (340) Second path control unit; (350) First memory bank; (360) Third memory bank; (370) Second memory bank; (380) Fourth memory bank
摘要翻译：目的：提供半导体存储器件及其操作方法，通过立即将存储器地址信号输入到对应的存储体来减少数据存取点。构成：路径控制单元（320）激活对应于银行地址的地址传输路径。地址发送单元（310）响应于活动信号将存储器地址发送到路径控制单元。多个存储体（350-380）通过接收通过路径控制单元的地址传输路径发送的存储器地址来访问数据。当输入银行地址时，地址传输路径被激活。（附图标记）（310）地址发送单元; （320）中央路径控制单元; （330）第一路径控制单元; （340）第二路径控制单元; （350）第一存储器; （360）第三存储器; （370）第二存储体; （380）第四记忆库

20. 发明授权

KR101193061B1 레벨 쉬프터 회로 有权
标题翻译：水平更换电路
公开(公告)号：KR101193061B1
公开(公告)日：2012-10-22
申请号：KR1020100016843
申请日：2010-02-24
申请人： 에스케이하이닉스 주식회사
发明人： 강용구 , 송청기
IPC分类号： G11C8/04 , G11C5/14 , G11C8/08
CPC分类号： H03K3/356113
摘要： 회로 면적 증가를 억제하면서 낮은 전원전압 환경하에서 출력 동작 특성을 확보할 수 있는 레벨 쉬프터 회로가 제공된다. 레벨 쉬프터 회로에서 입력신호에 응답하여 출력노드를 풀다운 구동하는 풀다운부와 출력노드 사이에 출력노드의 전압이 풀다운부에 직접 인가되는 것을 방지하기 위한 보호부를 삽입하면, 풀다운부를 슬림 MOS 트랜지스터로 구현할 수 있어서 추가되는 회로를 최소화하면서 낮은 전원전압(VDD) 환경하에서도 레벨 쉬프터 회로의 출력 동작 특성을 확보할 수 있다.

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