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11. 发明公开

KR1020140088929A 반도체 기판 审中-实审
标题翻译：半导体基板
公开(公告)号：KR1020140088929A
公开(公告)日：2014-07-14
申请号：KR1020120146204
申请日：2012-12-14
申请人： 에스케이실트론 주식회사
发明人： 이계진 , 이동건 , 음정현 , 김태홍
IPC分类号： H01L21/20 , H01L21/02
CPC分类号： H01L21/02293 , H01L21/02145 , H01L21/02436 , H01L21/02518 , H01L2924/01013 , H01L2924/10344
摘要： A semiconductor substrate includes a seed layer which is arranged on a growth substrate, a buffer layer which is arranged on the seed layer, and a conductivity-type semiconductor layer which is arranged on the buffer layer. The buffer layer includes several regions. The several regions include a first region touching the seed layer, a second region which is adjacent to the first region, and rest regions except the first and the second regions. The seed layer and the several regions contain Al. The difference of the content of Al between the seed layer and the first region is 30 to 60%.
摘要翻译：半导体衬底包括布置在生长衬底上的种子层，布置在籽晶层上的缓冲层和布置在缓冲层上的导电型半导体层。缓冲层包括几个区域。多个区域包括接触种子层的第一区域，与第一区域相邻的第二区域以及除了第一和第二区域之外的其余区域。种子层和几个区域含有Al。种子层和第一区域之间的Al含量的差异为30〜60％。

12. 发明公开

KR1020140057193A 인장 변형 적용들을 위한 고인장 실리콘 합금의 에피택시 审中-实审
标题翻译：用于拉伸应变应变的高强度硅合金外延
公开(公告)号：KR1020140057193A
公开(公告)日：2014-05-12
申请号：KR1020137023436
申请日：2011-07-28
申请人： 어플라이드 머티어리얼스, 인코포레이티드
发明人： 예,치유안 , 리,수빈 , 쵸프라,사우랍 , 김,이환
IPC分类号： H01L21/20 , H01L21/205 , H01L21/336 , H01L29/78
CPC分类号： H01L21/02532 , H01L21/0257 , H01L21/02576 , H01L21/0262 , H01L29/1054 , H01L29/78 , H01L21/02293 , H01L29/66712
摘要： 본 발명의 실시예들은 일반적으로 반도체 디바이스들 상에 실리콘 에피택셜 층들을 형성하기 위한 방법들에 관한 것이다. 상기 방법들은 증대된 압력과 감소된 온도에서 기판 상에 실리콘 에피택셜 층을 형성하는 단계를 포함한다. 상기 실리콘 에피택셜 층은 약 1×10
21 atoms/㎤ 이상의 인 농도를 가지며, 탄소가 추가되지 않고 형성된다. 약 1×10
21 atoms/㎤ 이상의 인 농도는 증착된 층의 인장 변형을 증대시키고, 이에 따라, 채널 이동성을 향상시킨다. 에피택셜 층은 실질적으로 탄소가 없기 때문에, 에피택셜 층은 보통 탄소-함유 에피택셜 층들과 관련된 필름 형성 및 품질 문제로 곤란을 겪지 않는다.

13. 发明公开

KR1020140002676A 수직 DMOS 전계 효과 트랜지스터 및 이의 제조방법 审中-实审
标题翻译：垂直DMOS场效应晶体管及其制作方法
公开(公告)号：KR1020140002676A
公开(公告)日：2014-01-08
申请号：KR1020137015890
申请日：2011-11-21
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 브라이트와이트,로한에스. , 야크,랜디엘.
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423 , H01L29/10 , H01L29/08
CPC分类号： H01L29/7802 , H01L29/04 , H01L29/0878 , H01L29/1045 , H01L29/1095 , H01L29/42368 , H01L29/42376 , H01L29/66712 , H01L21/02293 , H01L29/08 , H01L29/10 , H01L29/423 , H01L29/66287
摘要： 수직 확산 금속 산화물 반도체(DMOS) 전계 효과 트랜지스터(FET)는 드레인 영역을 형성하는 제1 도전성의 기판; 상기 기판에 있는 제1 도전성의 에피택셜 층; 에피택셜 층 내에 있고, 소정의 간격으로 이격된 제2 도전성의 제1 및 제2 베이스 영역; 상기 제1 및 제2 베이스 영역 - 상기 제1 및 제2 베이스 영역은 소스 영역과 에피택셜 층 사이에 제1 및 제2 측면 채널을 형성하도록 작동할 수 있음 - 에 각각 배치된 제1 도전성의 제1 및 제2 소스 영역; 및 절연층에 의해 상기 에피택셜 층으로부터 절연되고, 상기 제1 및 제2 베이스 영역 사이의 영역 위에 배치되며, 상기 제1 및 제2 베이스 영역 내에 상기 제1 및 제2 채널만을 각각 커버하는 제1 및 제2 게이트 영역을 포함하는 게이트 구조를 포함할 수 있다.

14. 发明公开

KR1020130086937A 저전력 반도체 트랜지스터 구조 및 그 제조 방법 审中-实审
标题翻译：低功率半导体晶体管结构及其制造方法
公开(公告)号：KR1020130086937A
公开(公告)日：2013-08-05
申请号：KR1020127029435
申请日：2011-04-07
申请人： 엠아이이 후지쯔 세미컨덕터 리미티드
发明人： 쉬프렌,루시안 , 라나데,푸쉬카르 , 톰슨,스캇,이. , 손쿠살레,사친,알. , 장,웨이민
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66287 , H01L21/02293 , H01L21/20 , H01L29/7802
摘要： 구조 및 그 제조 방법은 CMOS 기반 디바이스들이 종래의 벌크 CMOS와 비교하여 감소된 σV
T 를 갖는 것을 가능하게 하고 채널 영역에 도펀트들을 갖는 FET들의 임계 전압 V
T 가 훨씬 더 정밀하게 설정되는 것을 가능하게 할 수 있는 DDC(Deeply Depleted Channel) 설계에 관한 것이다. DDC 설계는 또한 종래의 벌크 CMOS 트랜지스터들과 비교하여 강한 바디 효과를 가질 수 있고, 이는 DDC 트랜지스터들 내의 전력 소비의 상당한 동적 제어를 가능하게 할 수 있다. 반도체 구조는 에피택셜 채널 층을 각각 갖는 아날로그 디바이스 및 디지털 디바이스를 포함하며 여기서 단일 게이트 산화 층은 디지털 디바이스의 NMOS 및 PMOS 트랜지스터 소자들의 에피택셜 채널 층 상에 있고 이중 및 삼중 게이트 산화 층 중 하나는 아날로그 디바이스의 NMOS 및 PMOS 트랜지스터 소자들의 에피택셜 채널 층 상에 있다.

15. 发明公开

KR1020130035398A 전력 반도체 소자 有权
标题翻译：功率半导体器件
公开(公告)号：KR1020130035398A
公开(公告)日：2013-04-09
申请号：KR1020110099663
申请日：2011-09-30
申请人： 주식회사 케이이씨
发明人： 이정윤
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66287 , H01L21/02293 , H01L21/20 , H01L29/66712
摘要： PURPOSE: A power semiconductor device is provided to reduce the on-resistance of a device by forming a column region to reduce the sudden density change of impurities. CONSTITUTION: A first semiconductor region(120) is formed on the upper side of a substrate region(110). The first semiconductor region has a first conductive property. A well region(130) is formed with a preset depth in the direction of the substrate region and has a second conductive property. A first conductive column region(140) is composed of a plurality of columns.
摘要翻译：目的：提供一种功率半导体器件，通过形成一个列区域以减少杂质突然的密度变化来降低器件的导通电阻。构成：在衬底区域（110）的上侧形成有第一半导体区域（120）。第一半导体区具有第一导电性。阱区域（130）在衬底区域的方向上形成预定的深度并且具有第二导电性质。第一导电柱区域（140）由多个列组成。

16. 发明公开

KR1020130000300A 웨이퍼 제조 방법 无效
标题翻译：制造方法
公开(公告)号：KR1020130000300A
公开(公告)日：2013-01-02
申请号：KR1020110060910
申请日：2011-06-22
申请人： 엘지이노텍 주식회사
发明人： 강석민
IPC分类号： H01L21/20
CPC分类号： H01L21/02293 , H01L21/02598 , H01L21/324
摘要： PURPOSE: A method for manufacturing a wafer is provided to relieve deformation due to thermal stress when an epi layer is grown and to prevent defects. CONSTITUTION: An epi layer is grown on a wafer surface in a growth temperature(ST100). The wafer is annealed after the epi-layer is grown(ST200). The wafer is cooled(ST301). The annealing temperature is 100-200 °C higher than the growth temperature. [Reference numerals] (ST100) Step of growing an epic layer; (ST200) Step of annealing; (ST301(ST302,ST303)) Step of cooling
摘要翻译：目的：提供一种制造晶片的方法，以在外延层生长时缓解由于热应力引起的变形并防止缺陷。构成：在生长温度下在晶片表面上生长外延层（ST100）。晶圆在外延层生长后进行退火（ST200）。将晶片冷却（ST301）。退火温度比生长温度高100-200℃。（附图标记）（ST100）生长史诗层的步骤; （ST200）退火工序; （ST301（ST302，ST303））冷却工序

17. 发明公开

KR1020120075667A 시드층을 이용한 산화아연 나노 구조체 밀도 제어방법 失效
标题翻译：使用种子层控制ZNO纳米结构密度的方法
公开(公告)号：KR1020120075667A
公开(公告)日：2012-07-09
申请号：KR1020100137416
申请日：2010-12-29
申请人： 전자부품연구원
发明人： 이경일 , 조진우 , 김성현 , 김선민
IPC分类号： B82B3/00 , B82B1/00 , B82Y40/00
CPC分类号： H01L21/02603 , B82Y30/00 , B82Y40/00 , C01G9/02 , H01L21/02293 , H01L29/7869
摘要： PURPOSE: A zinc oxide nanostructure density control method using seed layer is provided to facilitate large are growth by controlling density of a structure which is grown up by using concentration and particle size of the impurities. CONSTITUTION: A zinc oxide nanostructure density control method using seed layer comprises the following step of forming zinc oxide seed layer and growing zinc oxide nanostructure using the seed layer. The formation method of the zinc oxide seed layer comprises the following steps: dispersing impurity particles in a zinc oxide precursor solution; spreading the dispersed mixture on a substrate with a spin coating; and heat treating the substrate. In the dispersion step, a dispersing agent or stabilizer is used. In the dispersion step, the impurity particles are different kind metal oxide including TiO2 or Al2O3, etc. Concentration and particle size of the impurities are controlled. The heat treating step is processed at 200-500 deg. Celsius.
摘要翻译：目的：提供使用种子层的氧化锌纳米结构密度控制方法，以通过控制通过使用杂质的浓度和粒度而长大的结构的密度来促进大的生长。构成：使用种子层的氧化锌纳米结构密度控制方法包括使用种子层形成氧化锌种子层和生长氧化锌纳米结构的以下步骤。氧化锌种子层的形成方法包括以下步骤：将杂质颗粒分散在氧化锌前体溶液中; 将分散的混合物用旋涂法铺展在基材上; 并对基材进行热处理。在分散步骤中，使用分散剂或稳定剂。在分散工序中，杂质粒子是不同种类的金属氧化物，包括TiO 2或Al 2 O 3等。控制杂质的浓度和粒度。热处理步骤在200-500度处理。摄氏度。

18. 发明公开

KR1020120075070A 질화물계 반도체 소자의 기판 분리 방법 有权
标题翻译：从衬底上分离氮化物半导体器件的方法
公开(公告)号：KR1020120075070A
公开(公告)日：2012-07-06
申请号：KR1020100137098
申请日：2010-12-28
申请人： 서울반도체 주식회사
发明人： 이정훈 , 안지혜 , 갈대성 , 서원철
IPC分类号： H01L33/00 , H01L21/78 , H01L21/02 , H01L21/268 , H01L21/3065 , H01L21/324
CPC分类号： H01L33/0079 , H01L21/02247 , H01L21/02293 , H01L21/02304 , H01L21/02576 , H01L21/02579 , H01L21/268 , H01L21/3065 , H01L21/324 , H01L21/78
摘要： PURPOSE: A method for separating a nitride semiconductor device from a substrate is provided to avoid substrate-flexure and related cracking due to difference of coefficient of thermal expansion by forming an adhesive layer with the median coefficient of thermal expansion between two substrates which have different coefficient of thermal expansion. CONSTITUTION: A lower substrate bonded by an adhesive layer is formed(S101). An n-type semiconductor layer, an active layer, and a p-type semiconductor layer are formed on the lower substrate(S102). The first lower substrate is separated by etching(S103). The second lower substrate is separated with laser irradiation(S104). An epilayer is planarized(S105).
摘要翻译：目的：提供一种从基板上分离氮化物半导体器件的方法，以避免由于通过形成粘合剂层而产生的基板挠曲和相关的裂纹，其中两个基板之间的中间系数的热膨胀系数具有不同的系数的热膨胀。构成：形成由粘合剂层粘合的下基板（S101）。在下基板上形成n型半导体层，有源层和p型半导体层（S102）。通过蚀刻分离第一下基板（S103）。第二下基板用激光照射分离（S104）。平面化外延层（S105）。

19. 发明公开

KR1020100125955A 반도체 소자 및 그 제조 방법 失效
标题翻译：一种半导体器件及其制造方法
公开(公告)号：KR1020100125955A
公开(公告)日：2010-12-01
申请号：KR1020090044937
申请日：2009-05-22
申请人： 주식회사 디비하이텍
发明人： 조철호 , 고철주
IPC分类号： H01L29/78
CPC分类号： H01L29/7816 , H01L21/02293 , H01L21/4763 , H01L29/42312 , H01L29/66681
摘要： PURPOSE: A semiconductor device and a method of manufacturing the same are provided to increase a breakdown voltage while decreasing the on-resistance of LDMOS(Lateral Diffused MOS) by additionally implementing a mask process for forming a first conductive drain expansion area and a second drain expansion area. CONSTITUTION: A first conductive epitaxial layer(110) is formed on a semiconductor substrate. A first conductive buried layer(115) is formed within the first conductive epitaxial layer. A second conductive high voltage well(120) is formed on the top surface of the first conductive buried layer. A first conductive body(135) is formed on a part of the surface of the epi layer.
摘要翻译：目的：提供一种半导体器件及其制造方法，以通过另外实施用于形成第一导电漏极扩展区域和第二漏极的掩模工艺来降低LDMOS（横向扩散MOS）的导通电阻，从而增加击穿电压扩张区。构成：在半导体衬底上形成第一导电外延层（110）。第一导电掩埋层（115）形成在第一导电外延层内。在第一导电掩埋层的顶表面上形成第二导电高压阱（120）。第一导电体（135）形成在外延层的表面的一部分上。

20. 发明公开

KR1020100118175A 반도체 소자 및 그 제조 방법 有权
标题翻译：一种半导体器件及其制造方法
公开(公告)号：KR1020100118175A
公开(公告)日：2010-11-05
申请号：KR1020090036869
申请日：2009-04-28
申请人： 주식회사 디비하이텍
发明人： 고철주 , 조철호
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/02293 , H01L21/2255 , H01L21/4763 , H01L29/42312
摘要： PURPOSE: A semiconductor device and a method for manufacturing the same are provided to secure a high breakdown voltage by forming a drift region between a channel and a drain. CONSTITUTION: A first conductive epitaxial layer(110) is formed on a semiconductor substrate. A first conductive buried layer(115) is formed in the first conductive epitaxial layer. A high voltage second conductive well(145) is formed on the upper side of the buried layer and in the epitaxial layer. The lateral sides of a second conductive drain expanding region(125) and a first conductive drain expanding region(130) contact to the lateral side of the second conductive well. A first conductive body(135) is formed on a part of the surface of the epitaxial layer.
摘要翻译：目的：提供半导体器件及其制造方法，以通过在沟道和漏极之间形成漂移区来确保高的击穿电压。构成：在半导体衬底上形成第一导电外延层（110）。第一导电掩埋层（115）形成在第一导电外延层中。高电压第二导电阱（145）形成在掩埋层的上侧和外延层中。第二导电漏极扩展区域（125）和第一导电漏极扩展区域（130）的横向侧面接触第二导电孔的横向侧面。第一导电体（135）形成在外延层表面的一部分上。

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