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11. 发明公开

KR20120065975A Data training method of semiconductor system 审中-公开
标题翻译：半导体系统的数据跟踪方法
公开(公告)号：KR20120065975A
公开(公告)日：2012-06-21
申请号：KR20120045500
申请日：2012-04-30
申请人： SK HYNIX INC
发明人： YOON SANG SIC
IPC分类号： G11C29/10 , G11C29/36
CPC分类号： G11C29/02 , G11C29/1201 , G11C29/12015 , G11C29/36
摘要： PURPOSE: A method for training data in a semiconductor system is provided to use a desirable data pattern in a data patterning process by performing a write training using an error signal. CONSTITUTION: An error signal is provided to a memory controller by checking a memory controller and a data pattern provided from the memory controller. The memory controller detects the activation timing of an error signal outputted from a semiconductor memory. The memory controller detects an inactivation section of the error signal by shifting the data pattern from the activation timing of the detected error signal.
摘要翻译：目的：提供一种用于在半导体系统中训练数据的方法，通过使用误差信号执行写入训练，在数据构图处理中使用期望的数据模式。构成：通过检查存储器控制器和从存储器控制器提供的数据模式，向存储器控制器提供错误信号。存储器控制器检测从半导体存储器输出的误差信号的激活定时。存储器控制器通过从检测到的误差信号的激活定时移位数据模式来检测误差信号的失活部分。

12. 发明公开

KR1020110001225A 반도체 메모리 장치 및 그 테스트 방법 失效
标题翻译：半导体存储装置及其测试方法
公开(公告)号：KR1020110001225A
公开(公告)日：2011-01-06
申请号：KR1020090058648
申请日：2009-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 이정훈 , 김용미 , 황정태
IPC分类号： G11C29/14
CPC分类号： G11C29/14 , G11C29/1201 , G11C29/12015 , G11C29/36
摘要： PURPOSE: A semiconductor memory device and a testing method thereof are provided to easily arrange the signal transmission line by transmitting the signal for implementing the test mode using the data input path. CONSTITUTION: A test mode control part(10) generates the test enable signal in response to the test mode setup signal and the read command. A first data aligning unit(20) generates the first aligning data by aligning the first input data in parallel. A decoding(40) decodes the first aligning data in response to the test enable signal.
摘要翻译：目的：提供半导体存储器件及其测试方法，通过使用数据输入路径发送用于实现测试模式的信号来容易地布置信号传输线。构成：测试模式控制部分（10）响应于测试模式设置信号和读取命令产生测试使能信号。第一数据对准单元（20）通过并行地对准第一输入数据来生成第一对准数据。解码（40）响应于测试使能信号对第一对准数据进行解码。

13. 发明公开

KR1020100018935A 퓨즈셋 및 이를 이용한 반도체 메모리 장치의 테스트모드 신호 생성회로 无效
标题翻译：使用相同的半导体存储器的保险丝组和测试模式信号生成电路
公开(公告)号：KR1020100018935A
公开(公告)日：2010-02-18
申请号：KR1020080077700
申请日：2008-08-08
申请人： 에스케이하이닉스 주식회사
发明人： 이정우 , 문형욱 , 최원준
IPC分类号： G11C29/04 , G11C7/20
CPC分类号： G11C29/14 , G11C17/18 , G11C29/12015 , G11C29/36
摘要： PURPOSE: A fuse set and a test mode signal generation circuit for a semiconductor memory device using the same are provided to prevent the semiconductor memory device from entering abnormally into a test mode by disabling fuse signal before the activation of power up signal and enabling fuse signal according to the state of fuse cut after the activation of power up signal. CONSTITUTION: Power up signal is input into a switching part(110) and the switching part outputs signal which swings between an external voltage and a ground voltage. A fuse part(120) determines whether the external voltage is applied to the switching part. A latch part(130) latches the output of the switching part. A delay part(140) delays the power up signal. Outputs from the latch part and the delay part is input into a signal combination part(150) and the signl combination part generates a fuse signal.
摘要翻译：目的：提供一种用于使用其的半导体存储器件的保险丝组和测试模式信号产生电路，以防止半导体存储器件在激活上电信号之前禁用熔丝信号并使能熔丝信号异常进入测试模式根据保险丝的状态切断后激活上电信号。构成：上电信号被输入到开关部分（110）中，开关部分输出在外部电压和接地电压之间摆动的信号。保险丝部件（120）确定外部电压是否被施加到开关部件。锁存部分（130）锁存开关部分的输出端。延迟部分（140）延迟上电信号。来自锁存部分和延迟部分的输出被输入到信号组合部分（150）中，并且符号组合部分产生熔丝信号。

14. 发明授权

KR100942953B1 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치 失效
标题翻译：数据传输电路和包括其的半导体存储器件
公开(公告)号：KR100942953B1
公开(公告)日：2010-02-17
申请号：KR1020080063187
申请日：2008-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 배지혜
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： G11C8/18 , G11C7/1051 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C7/1093 , G11C29/028 , G11C29/12015 , G11C29/50 , G11C29/50012 , G11C2207/2254
摘要： 본 발명은 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 간략화된 구성의 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로서, 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 훈련 패턴 데이터를 상기 훈련 패턴 로드 명령이 입력될 때마다 1비트씩 래치하는 래치부; 및 스트로브 신호에 응하여 상기 래치부에 래치되는 훈련 패턴 데이터를 로드하는 버퍼부를 포함하는 데이터 전달 회로를 제공한다.
읽기 훈련, 훈련 패턴 로드, 래치, 버퍼

15. 发明公开

KR1020090121181A 불휘발성 메모리 소자 및 그 테스트 방법 失效
标题翻译：非挥发性记忆体装置及其测试方法
公开(公告)号：KR1020090121181A
公开(公告)日：2009-11-25
申请号：KR1020090005086
申请日：2009-01-21
申请人： 에스케이하이닉스 주식회사
发明人： 성진용
IPC分类号： G11C29/00 , G11C29/40
CPC分类号： G11C29/1201 , G11C16/32 , G11C29/12015 , G11C29/14
摘要： PURPOSE: A non-volatile memory device and a method for testing the same are provided to test more many dies at one time by minimizing the number of channels connected for data input when performing a die test on a wafer. CONSTITUTION: A non-volatile memory device includes a clock terminal(322), a control signal output unit(323), an input/output terminal and a storage. The clock terminal receives a clock signal for testing, and the control signal output unit outputs a data input/output control signal according to a clock signal received from the clock terminal. N number of input/output terminals input and output data. N number of storages are respectively connected to the n number of input/output terminals.
摘要翻译：目的：提供一种非易失性存储器件及其测试方法，以便在晶片上执行模具测试时，通过最小化连接数据输入的通道数来一次测试更多的管芯。构成：非易失性存储器件包括时钟端子（322），控制信号输出单元（323），输入/输出端子和存储器。时钟端子接收用于测试的时钟信号，控制信号输出单元根据从时钟端子接收的时钟信号输出数据输入/输出控制信号。 N个输入/输出端子输入和输出数据。 N个存储器分别连接到n个输入/输出端子。

16. 发明授权

KR100920830B1 라이트 제어 신호 생성 회로 및 이를 이용하는 반도체메모리 장치 및 그의 동작 방법 有权
标题翻译：写控制信号发生电路及其半导体存储装置及其操作方法
公开(公告)号：KR100920830B1
公开(公告)日：2009-10-08
申请号：KR1020070035495
申请日：2007-04-11
申请人： 에스케이하이닉스 주식회사
发明人： 박정훈
IPC分类号： G11C11/409 , G11C11/407 , G11C29/00
CPC分类号： G11C29/14 , G11C11/401 , G11C29/12015
摘要： 본 발명의 라이트 제어 신호 생성 회로는 클럭을 입력받고 라이트 명령 신호를 지연시키는 지연부; 테스트 모드 신호에 따라 지연부의 출력과 라이트 명령 신호 중 하나를 출력하는 비교 전송부; 및 모드 제어 신호에 따라, 비교 전송부의 출력을 가변되는 지연량만큼 지연시켜 라이트 제어 신호를 생성하는 제어 신호 생성부;를 포함한다.
클럭, 테스트, 라이트

17. 发明公开

KR1020090094604A 반도체 메모리장치 无效
标题翻译：半导体存储器件
公开(公告)号：KR1020090094604A
公开(公告)日：2009-09-08
申请号：KR1020080019660
申请日：2008-03-03
申请人： 에스케이하이닉스 주식회사
发明人： 변희진
IPC分类号： G11C29/00
CPC分类号： G11C29/26 , G11C29/12015 , G11C29/14 , G11C29/40
摘要： A semiconductor memory device is provided to enable a pin strobe signal within a range of data although a condition inside a chip is changed by improving timing of the pin strobe signal enabled in a parallel test mode. A data compression part(540) compresses data read from memory cells in a parallel test mode, and outputs a compressed result. The data compression part includes exclusive NOR gates and an AND gate for compressing and calculating the data. A replica delay part(550) is modeled like the data compression part, delays a pin strobe signal in a normal mode, and generates a pin strobe signal in a parallel test mode. The replica delay part sends the pin strobe signal in the normal mode to a path like a moving path of the data in the data compression part. The replica delay part includes NOR gate and AND gate like the data compression part.
摘要翻译：提供了一种半导体存储器件，以通过改善在并行测试模式中使能的引脚选通信号的定时来改变芯片内部的条件来改变数据范围内的引脚选通信号。数据压缩部分（540）以并行测试模式压缩从存储单元读取的数据，并输出压缩结果。数据压缩部分包括异或NOR门和用于压缩和计算数据的与门。复制延迟部分（550）被建模为数据压缩部分，在正常模式下延迟引脚选通信号，并且以并行测试模式产生引脚选通信号。复制延迟部分将通常模式的引脚选通信号发送到数据压缩部分中的数据的移动路径。复制延迟部分包括NOR门和与门，如数据压缩部分。

18. 发明公开

KR1020090055199A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020090055199A
公开(公告)日：2009-06-02
申请号：KR1020070121995
申请日：2007-11-28
申请人： 삼성전자주식회사
发明人： 정회주 , 이정배 , 이윤상
IPC分类号： G11C29/42
CPC分类号： G11C29/42 , G11C29/022 , G11C29/1201 , G11C29/12015
摘要： A semiconductor device is provided to extract information required for parity bit generation in response to a continuous decision signal or data masking information, thereby preventing a writing error during continuous writing actions. A memory cell array(201) stores data and parity data. A continuous writing decider(280) decides on identity of a column address in case of a continuous inputting action of a writing command, and generates a continuous decision signal. A parity generator(270) controls generation and output of the current parity data by using previous data and change data in response to the continuous decision signal. The parity generator controls generation and output of the current parity data in response to the continuous decision signal and data masking information.
摘要翻译：提供半导体器件以响应于连续的判决信号或数据屏蔽信息来提取奇偶校验位生成所需的信息，从而防止连续写入动作期间的写入错误。存储单元阵列（201）存储数据和奇偶校验数据。连续写入决定器（280）在写命令的连续输入动作的情况下决定列地址的标识，并生成连续判定信号。奇偶校验发生器（270）通过使用先前数据来控制当前奇偶校验数据的生成和输出，并且响应于连续判定信号改变数据。奇偶校验发生器响应于连续判定信号和数据屏蔽信息控制当前奇偶校验数据的产生和输出。

19. 发明公开

KR1020090045639A 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 및 그를 포함하는 시스템 失效
标题翻译：用于高速发送数据的半导体存储器
公开(公告)号：KR1020090045639A
公开(公告)日：2009-05-08
申请号：KR1020070111565
申请日：2007-11-02
申请人： 에스케이하이닉스 주식회사
发明人： 배지혜 , 윤상식 , 권기창
IPC分类号： G11C11/4093 , G11C11/4096 , G11C11/408
CPC分类号： G06F13/4243 , G11C29/08 , G11C29/10 , G11C29/12015
摘要： 본 발명은 고속으로 동작하는 데이터 처리 장치와 반도체 메모리 장치에 있어 데이터의 고속 전달의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 다수의 어드레스 입출력 회로와 다수의 데이터 입출력 회로 및 읽기 트레이닝을 위한 데이터 로딩 신호와 함께 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 다수의 데이터 입출력 회로를 통해 출력될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 포함한다. 따라서, 본 발명은 데이터 처리 장치로부터 인가되는 읽기 트레이닝 명령과 함께 어드레스 핀을 통해 입력되는 정보를 이용하여 서로 다른 데이터 트레이닝 패턴을 각각의 데이터 패드를 통해 출력하여 실제 반도체 메모리 장치에서 데이터가 출력되는 상황과 유사하게 읽기 트레이닝을 수행할 수 있다.
읽기 트레이닝, 반도체, 메모리 장치, 데이터 패턴, 어드레스

20. 发明授权

KR100860647B1 타이밍 발생기 및 시험 장치 有权
标题翻译：定时发生器和测试仪器
公开(公告)号：KR100860647B1
公开(公告)日：2008-09-26
申请号：KR1020047006943
申请日：2002-11-07
申请人： 주식회사 아도반테스토
发明人： 도이마사루 , 사토신야
IPC分类号： G01R31/3183
CPC分类号： G01R31/31709 , G01R31/31922 , G01R31/31937 , G11C29/12015 , G11C29/14 , G11C29/50012
摘要： 기준 클록을 출력하는 기준 클록 발생부와, 기준 클록을 지연시킨 제1 지연 신호를 출력하는 제1 가변 지연 회로부와, 기준 클록을 지연시킨 제2 지연 신호를 출력하는 제2 가변 지연 회로부와, 제1 가변 지연 회로부 및 제2 가변 지연 회로부에 있어서의 지연량을 제어하는 지연 제어부와, 제1 지연 신호와 제2 지연 신호에 기초하여 타이밍 신호를 생성하는 타이밍 생성부를 포함하되, 지연 제어부는 제1 가변 지연 회로부 및 제2 가변 지연 회로부에 있어서의 지연량을 기준 클록 발생부가 기준 클록을 발생시킬 때마다, 증가 또는 감소시키는 것을 특징으로 하는 타이밍 발생기를 제공한다.

타이밍, 발생, 시험

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