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11. 发明公开

KR1020110133525A 핀 그리드 어레이 기판의 제조방법 无效
标题翻译：制造基板阵列基板的方法
公开(公告)号：KR1020110133525A
公开(公告)日：2011-12-13
申请号：KR1020110111593
申请日：2011-10-28
申请人： 삼성전기주식회사
发明人： 백용호 , 최창규 , 최현식 , 최영식 , 최진원
IPC分类号： H01L21/60 , H01L23/48
摘要： PURPOSE: A method for manufacturing a pin grid array substrate is provided to form a solder layer using a micro solder ball or a pre-solder, thereby suppressing voids in the solder layer. CONSTITUTION: A substrate(10) has an electrode pad(20). A solder resist(30) exposes the top of the electrode pad onto the substrate. Flux is applied onto the electrode pad. A solder ball is formed on the electrode pad onto which the flux is applied. A lead pin(100) is mounted on a micro solder ball. The lead pin is made of a head(110) and a connection pin(120). The connection pin is formed on the upper center of the head.
摘要翻译：目的：提供一种用于制造针栅阵列基板的方法，以使用微焊球或预焊料形成焊料层，从而抑制焊料层中的空隙。构成：衬底（10）具有电极焊盘（20）。阻焊剂（30）将电极焊盘的顶部暴露在衬底上。焊剂被施加到电极焊盘上。在其上施加焊剂的电极焊盘上形成焊球。引脚（100）安装在微焊球上。引脚由头部（110）和连接销（120）制成。连接销形成在头部的上部中心。

12. 发明公开

KR1020100022624A 인쇄회로기판 검사지그 无效
标题翻译：印刷电路板检查
公开(公告)号：KR1020100022624A
公开(公告)日：2010-03-03
申请号：KR1020080081217
申请日：2008-08-20
申请人： 삼성전기주식회사
发明人： 김남열 , 서명철 , 신승열 , 최창규 , 이상열 , 김형준
IPC分类号： H05K13/08 , G01R31/02
CPC分类号： H05K13/08 , G01R31/04 , H05K1/0268
摘要： PURPOSE: A test jig for a printed circuit board is provided to be used regardless of a kind of printed circuit boards by selectively protruding a contact unit from a body according to the kind of printed circuit boards. CONSTITUTION: A test jig(130) includes a body and a plurality of contact units(150). A plurality of grooves is formed on the body. The contact unit is arranged on each groove and is selectively protruded from the groove to be electrically connected to a printed circuit board(100). The contact unit includes a test pin, an elastic unit, and a support unit. The elastic unit is arranged under the test pin to move the test pin up and down. The support unit is interposed between the test pin and the elastic unit to support the test pin.
摘要翻译：目的：根据印刷电路板的种类，通过选择性地从主体突出接触单元，可以使用印刷电路板的测试夹具，而不管印刷电路板的种类如何。构成：测试夹具（130）包括主体和多个接触单元（150）。多个凹槽形成在主体上。接触单元布置在每个凹槽上并且选择性地从凹槽突出以电连接到印刷电路板（100）。接触单元包括测试销，弹性单元和支撑单元。弹性单元布置在测试针下方，可以将测试针上下移动。支撑单元插入在测试销和弹性单元之间以支撑测试销。

13. 发明公开

KR1020100019781A 패키지 기판 제조방법 有权
标题翻译：制造包装板的方法
公开(公告)号：KR1020100019781A
公开(公告)日：2010-02-19
申请号：KR1020080078500
申请日：2008-08-11
申请人： 삼성전기주식회사
发明人： 김남열 , 최철호 , 최창규 , 이동연 , 김지수 , 이상열
IPC分类号： H05K3/18 , H05K3/46
CPC分类号： H05K3/4694 , H05K3/0094 , H05K3/246 , H05K3/4608
摘要： PURPOSE: A method for manufacturing a package substrate is provided to build up a different number of layers on both sides of a core layer by forming a block film on one side of the core layer. CONSTITUTION: A core layer is prepared. The block film is laminated on one side of the core layer. A first insulation layer(106) and a first plating layer(106a) are successively laminated on the other side of the core layer. The block film is removed from the core layer. A second insulation layer(107) and a second plating layer are laminated on both sides of the core layer. The first and second insulation layers are made of ABF(Ajinomoto Build-up Film) or prepreg. The first and second plating layers are made of copper.
摘要翻译：目的：提供一种制造封装基板的方法，通过在芯层的一侧上形成阻挡膜，在芯层的两侧上形成不同数量的层。构成：准备核心层。在膜层的一侧层叠有阻挡膜。第一绝缘层（106）和第一镀层（106a）依次层压在芯层的另一侧上。从芯层去除块膜。在芯层的两侧层叠有第二绝缘层（107）和第二镀层。第一和第二绝缘层由ABF（Ajinomoto Build-Film Film）或预浸料制成。第一和第二镀层由铜制成。

14. 发明公开

KR1020110026813A 핀 그리드 어레이 기판의 제조방법 失效
标题翻译：制造阵列阵列基板的方法
公开(公告)号：KR1020110026813A
公开(公告)日：2011-03-16
申请号：KR1020090084611
申请日：2009-09-08
申请人： 삼성전기주식회사
发明人： 백용호 , 최창규 , 최현식 , 최영식 , 최진원
IPC分类号： H01L23/48 , H01L21/60
CPC分类号： H01L23/49811 , H01L23/49 , H01L24/10
摘要： PURPOSE: A method for manufacturing a pin grid array substrate is provided to reduce a void in a solder layer by forming the solder layer using a pre-solder or micro solder ball in a lead pin bonding process. CONSTITUTION: A substrate(10) with an electrode pad(20) is prepared. The electrode pad is coated with flux. A micro solder ball is formed on the electrode pad coated with the flux. A lead pin(100) is mounted on the micro solder ball. A solder layer(50a) is formed by reflowing the micro solder ball.
摘要翻译：目的：提供一种制造针栅阵列基板的方法，以通过在引线接合工艺中使用预焊或微焊球形成焊料层来减少焊料层中的空隙。构成：制备具有电极焊盘（20）的衬底（10）。电极垫涂有焊剂。在涂覆有焊剂的电极焊盘上形成微焊球。引脚（100）安装在微焊球上。通过回流微型焊球形成焊料层（50a）。

15. 发明公开

KR1020090061506A 회로기판 제조방법 失效
标题翻译：电路板制造方法
公开(公告)号：KR1020090061506A
公开(公告)日：2009-06-16
申请号：KR1020070128533
申请日：2007-12-11
申请人： 삼성전기주식회사
发明人： 김남열 , 최창규 , 최진범 , 박원규 , 황광환
IPC分类号： H05K3/18
CPC分类号： H05K3/14 , H05K3/108 , H05K3/181
摘要： A manufacturing method of a circuit board is provided to prevent a defect of a circuit pattern by removing a flash etching process for removing a seed layer. A barrier film is formed on a board(110). The barrier film has a region for forming an open circuit pattern. A seed layer is formed on the board by an electroless plating process. The seed layer is made of copper. A dry film is deposited on the barrier film. The dry film is patterned in order to form a dry film mask having the same open region as the barrier film. The seed layer is plated by the electro plating process in order to form a circuit pattern(150). The dry film mask and the barrier film are removed.
摘要翻译：提供电路板的制造方法，通过去除用于去除种子层的闪光蚀刻工艺来防止电路图案的缺陷。在板（110）上形成阻挡膜。阻挡膜具有用于形成开路图案的区域。通过化学镀处理在板上形成种子层。种子层由铜制成。将干膜沉积在阻挡膜上。对干膜进行图案化以形成具有与阻挡膜相同的开放区域的干膜掩模。通过电镀工艺对晶种层进行电镀以形成电路图案（150）。去除干膜掩模和阻挡膜。

16. 发明公开

KR1020070045029A 접속 단자가 불량 판별된 플립칩 패키지 기판을 재생하는방법 失效
标题翻译：用于重新识别带有烙铁头的流片包装印刷电路板的方法
公开(公告)号：KR1020070045029A
公开(公告)日：2007-05-02
申请号：KR1020050101453
申请日：2005-10-26
申请人： 삼성전기주식회사
发明人： 김남열 , 최영식 , 황세명 , 최동수 , 최창규 , 백용호
IPC分类号： H01L21/60 , H01L23/48
摘要： 본 발명은 접속 단자가 불량 판별된 플립칩 패키지 기판을 재생하는 방법에 관한 것으로, 보다 상세하게는 불량 판별된 접속 단자의 대응 영역에 주액기를 이용하여 접속 단자액을 재도포하고 경화시켜 새로운 접속 단자를 형성함으로써, 불량 판별된 플립칩 패키지 기판을 양품으로 전화시켜 수율 및 수익률을 향상시키는 것을 특징으로 하는 접속 단자가 불량 판별된 플립칩 패키지 기판을 재생하는 방법에 관한 것이다.
플립칩 패키지 기판, 접속 단자, 솔더볼, 주액기, 도전성 페이스트, 플럭스

17. 发明授权

KR101067223B1 패키지 기판 有权
标题翻译：封装衬底
公开(公告)号：KR101067223B1
公开(公告)日：2011-09-22
申请号：KR1020090051593
申请日：2009-06-10
申请人： 삼성전기주식회사
发明人： 이상열 , 백용호 , 최창규 , 허재영 , 이봉열
IPC分类号： H05K3/46
摘要： 본 발명은 패키지 기판을 개시한다. 패키지 기판은 코어층; 상기 코어층 상부에 배치된 제 1 내층 회로층; 상기 제 1 내층 회로층 상부에 배치된 제 1 내층 절연층; 상기 제 1 내층 절연층 상부에 배치되며 제 1 외층 패드를 구비한 제 1 외층 회로층; 상기 코어층 하부에 배치된 제 2 내층 회로층; 상기 제 2 내층 회로층 하부에 배치되며, 상기 제 1 내층 절연층과 다른 두께를 갖는 제 2 내층 절연층; 및 상기 제 2 내층 절연층 하부에 배치되며 제 2 외층 패드를 구비한 제 2 외층 회로층;을 포함할 수 있다.
패키지, 절연층, 회로층, 두께, 열팽창, 휨

18. 发明公开

KR1020090108777A 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 无效
标题翻译：用于半导体封装的印刷电路板和使用该半导体封装的半导体封装
公开(公告)号：KR1020090108777A
公开(公告)日：2009-10-19
申请号：KR1020080034052
申请日：2008-04-14
申请人： 삼성전기주식회사
发明人： 최창규 , 이동연 , 김지수 , 황광환 , 김남열
IPC分类号： H01L23/48 , H01L23/12
CPC分类号： H01L2224/27013 , H01L2224/73204
摘要： PURPOSE: A substrate for a semiconductor package is provided to reduce a failure rate of a passive device by using an overflow preventing groove. CONSTITUTION: A substrate(210) for a semiconductor package includes a substrate main body, a plurality of pads, and a solder resist layer. A plurality of pads is formed on the substrate main body. A plurality of grooves is formed on the solder resist layer in order to expose a top part of the pads. An overflow preventing groove(240) of an adhesive for bonding a semiconductor chip is formed in an outer edge of a plurality of semiconductor chip connection grooves(207) in which the semiconductor chip is connected.
摘要翻译：目的：提供用于半导体封装的衬底，以通过使用溢流防止槽来减少无源器件的故障率。构成：用于半导体封装的衬底（210）包括衬底主体，多个衬垫和阻焊层。在基板主体上形成多个焊盘。在阻焊层上形成多个凹槽以暴露焊盘的顶部。在半导体芯片连接的多个半导体芯片连接槽（207）的外缘形成有用于接合半导体芯片的粘合剂的溢出防止槽（240）。

19. 发明授权

KR100733209B1 접속 단자가 불량 판별된 플립칩 패키지 기판을 재생하는방법 失效
标题翻译：重新处理倒装芯片封装印刷电路板的方法，用不良焊锡进行辨别
公开(公告)号：KR100733209B1
公开(公告)日：2007-06-27
申请号：KR1020050101453
申请日：2005-10-26
申请人： 삼성전기주식회사
发明人： 김남열 , 최영식 , 황세명 , 최동수 , 최창규 , 백용호
IPC分类号： H01L21/60 , H01L23/48
摘要： 본 발명은 접속 단자가 불량 판별된 플립칩 패키지 기판을 재생하는 방법에 관한 것으로, 보다 상세하게는 불량 판별된 접속 단자의 대응 영역에 주액기를 이용하여 접속 단자액을 재도포하고 경화시켜 새로운 접속 단자를 형성함으로써, 불량 판별된 플립칩 패키지 기판을 양품으로 전화시켜 수율 및 수익률을 향상시키는 것을 특징으로 하는 접속 단자가 불량 판별된 플립칩 패키지 기판을 재생하는 방법에 관한 것이다.
플립칩 패키지 기판, 접속 단자, 솔더볼, 주액기, 도전성 페이스트, 플럭스

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