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91. 发明公开

KR1020160069213A 반도체 메모리 장치 审中-实审
标题翻译：半导体存储器件
公开(公告)号：KR1020160069213A
公开(公告)日：2016-06-16
申请号：KR1020140174913
申请日：2014-12-08
申请人： 에스케이하이닉스 주식회사
发明人： 이성엽 , 지성수
IPC分类号： G11C11/406 , G11C11/408 , G11C11/4063 , G11C8/04
CPC分类号： G11C11/406 , G11C11/4085 , G11C8/04 , G11C11/4063 , G11C11/408
摘要： 다수의워드라인을포함하는메모리뱅크;및스마트리프레시커맨드에응답하여상기다수의워드라인중 타겟워드라인의제1인접어드레스그룹에대한리프레시동작인제1스마트모드를수행한이후, 상기타겟워드라인의제2인접어드레스그룹에대한리프레시동작인제2스마트모드를수행하기위한리프레시동작제어부를포함하는반도체메모리장치가제공되며, 리프레시동작의효율성을높일수 있고, 데이터가유실되는상태를막아줌으로써반도체메모리장치에저장된데이터의신뢰성을보장해줄 수있다.
摘要翻译：本发明涉及一种半导体存储器件，包括：包括字线的存储体; 广告执行第一智能模式的刷新操作控制单元，所述第一智能模式是响应于智能刷新命令而在字线中的目标字线的第一相邻地址组的刷新操作，然后执行作为刷新的第二智能操作对目标字线的第二个相邻地址组进行操作。根据本发明，可以提高刷新操作的效率，并且由于防止数据丢失状态，可以保证存储在半导体存储器件中的数据的可靠性。

92. 发明公开

KR1020150113182A 메모리의 타겟 복원을 위한 장치들 및 방법들 有权
标题翻译：存储器的定制刷新的装置和方法
公开(公告)号：KR1020150113182A
公开(公告)日：2015-10-07
申请号：KR1020157023825
申请日：2014-01-17
申请人： 마이크론 테크놀로지, 인크.
发明人： 존스,윌리엄에프. , 라이트,제프리피.
IPC分类号： G11C8/10 , G11C11/4063 , G11C11/406 , G11C11/408 , G11C17/16 , G11C17/18 , G11C29/00 , G11C8/04 , G11C8/06
CPC分类号： G11C8/10 , G11C11/406 , G11C11/40611 , G11C11/40622 , G11C11/4087 , G11C17/16 , G11C17/18 , G11C29/783 , G11C2211/4068
摘要： 타겟로우복원들을위한장치들및 방법들이본 출원에개시된다. 예시적인장치에서, 프리디코더는타겟로우어드레스를수신하고타겟로우어드레스와연관된메모리의타겟로우가메모리의주요로우인지또는리던던트로우인지를결정한다. 프리디코더는주요로우가타겟로우이면메모리의주요로우에물리적으로인접한메모리의하나이상의로우들이복원되게하거나메모리의리던던트로우가메모리의타겟로우이면메모리의리던던트로우에물리적으로인접한메모리의하나이상의로우들이복원되게하도록더 구성된다.
摘要翻译：本文公开了用于目标行刷新的装置和方法。在示例性装置中，预解码器接收目标行地址并且确定与目标行地址相关联的目标行存储器是主存储器还是冗余存储器行。如果主行是目标行或物理上邻近待刷新的存储器的行，存储器的一行或多行存储器将被刷新，则预解码器还被配置为使物理上邻近主行存储器的一行或多行存储器被刷新，如果内存冗余行是目标行内存。

93. 发明公开

KR1020140136203A 반도체 집적회로 审中-实审
标题翻译：半导体集成电路
公开(公告)号：KR1020140136203A
公开(公告)日：2014-11-28
申请号：KR1020130056426
申请日：2013-05-20
申请人： 에스케이하이닉스 주식회사
发明人： 김재일
IPC分类号： G11C7/10 , G11C7/22 , G11C8/04
CPC分类号： G11C7/1078 , G11C7/1039 , G11C7/1051 , G11C7/106 , G11C7/1066 , G11C7/1087 , G11C7/22 , G11C7/222
摘要： 본 기술은 입력 제어 신호에 응답하여 데이터를 래치하도록 구성된 래치부; 및 제 1 메모리 영역 및 제 2 메모리 영역 중에서 어느 하나의 메모리 영역에 대한 연속적인 억세스 여부를 판단하여, 상기 입력 제어 신호의 타이밍을 조정하도록 구성된 래치 제어부를 포함할 수 있다.
摘要翻译：本技术涉及一种半导体集成电路，包括：锁存单元，被设计成响应于输入控制信号而锁存数据; 以及锁存器控制单元，被设计成通过确定对第一存储器区域或第二存储器区域的连续访问来调整输入控制信号的定时。

94. 发明授权

KR101452564B1 데이지 체인 캐스케이딩 장치 有权
标题翻译： DAISY链子CASCADING设备
公开(公告)号：KR101452564B1
公开(公告)日：2014-10-22
申请号：KR1020117022548
申请日：2006-09-29
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 편,홍,범 , 김,진기 , 오,학준
IPC分类号： G11C7/10 , G11C8/04 , G11C16/02
CPC分类号： G11C7/10 , G06F12/0623 , G06F13/4247 , G06F13/4256 , G11C5/066 , G11C16/06
摘要： 본 발명은 데이지 체인 캐스케이딩 배열로 장치들을 직렬로 연결하는 기술을 제공한다. 장치들은 데이지 체인 캐스케이드 배열로 연결되어, 제1 장치의 출력들이 데이지 체인 내의 더 뒤의 제2 장치의 입력들에 연결되어, 데이터, 어드레스 및 커맨드 정보와 같은 정보의 전송을 조절하고, 제1 장치로부터 제2 장치로의 신호들을 제어한다. 데이지 체인으로 연결된 장치들은 직렬 입력(SI) 및 직렬 출력(SO)을 포함한다. 정보가 SI를 통해 장치에 입력된다. 정보는 SO를 통해 장치로부터 출력된다. 데이지 체인 케스케이드 내의 더 앞의 장치의 SO가 데이지 체인 캐스케이드 내의 더 뒤의 장치의 SI에 연결된다. 장치들의 SI를 통해 더 앞의 장치로 입력된 정보가 장치를 통과하여 장치들의 SO를 통해 장치로부터 출력된다. 정보는 그 후 더 뒤의 장치의 SI 및 더 앞의 장치의 SO로부터의 접속을 통해 더 뒤의 SI에 전송된다.

95. 发明公开

KR1020140108379A 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치 审中-实审
标题翻译：刷新地址发生器和包含其的易失性存储器件
公开(公告)号：KR1020140108379A
公开(公告)日：2014-09-11
申请号：KR1020130020008
申请日：2013-02-25
申请人： 삼성전자주식회사
发明人： 이우진 , 김대현 , 김상윤 , 김재성 , 손영수
IPC分类号： G11C11/408 , G11C11/401 , G11C8/04
CPC分类号： G11C11/40611 , G11C11/40622 , G11C29/028 , G11C29/50016
摘要： A refresh address generator and a volatile memory device including the same are provided. The refresh address generator comprises an address storage unit which saves a lookup table in which addresses of weak cells are placed in order based on retention time; and a refresh counter which carries out loop which prints out from a starting address of the lookup table to the addresses of the weak cells in order. The weak cell addresses are distinguished into a plurality of groups based on the retention time. The refresh counter repeats the loop every standard time and re-prints out the weak cell addresses of N-group by each N-time (N is a natural number over and including 1).
摘要翻译：提供了一种刷新地址发生器和包括其的易失性存储器件。刷新地址生成器包括地址存储单元，其基于保留时间来顺序地保存查找表，其中依次放置弱单元的地址; 以及刷新计数器，其执行从查找表的起始地址依次打印到弱小区的地址的循环。基于保留时间，弱小区地址被区分为多个组。刷新计数器每标准时间重复循环，并且每N次重新打印出N组的弱小区地址（N是超过并包括1的自然数）。

96. 发明公开

KR1020140083471A 메모리, 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 审中-实审
标题翻译：存储器，存储器控制器，包括其的存储器系统和操作方法
公开(公告)号：KR1020140083471A
公开(公告)日：2014-07-04
申请号：KR1020120153261
申请日：2012-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C8/04 , G11C7/10
CPC分类号： G11C29/88 , G06F12/02
摘要： The present technology is for efficiently protecting a memory while the area of the memory is reduced. According to the present invention, a memory system includes a memory including multiple memory cells and accessing to memory cells designated by an internal address among the memory cells in response to multiple command signals and generating counting information by counting the number of fail addresses; and a memory controller setting an address maximum value in response to the counting information in maximum value setting operation, generating an address having a value between the address maximum value and an address minimum value in access operation, and inputting the command signals and the generated address to the memory.
摘要翻译：本技术用于在存储器的区域减小的同时有效地保护存储器。根据本发明，存储器系统包括：存储器，包括多个存储器单元，并且响应于多个命令信号访问由存储器单元中的内部地址指定的存储器单元，并通过对失败地址的数量进行计数来产生计数信息; 以及存储器控制器，响应于最大值设置操作中的计数信息设置地址最大值，产生具有访问操作中的地址最大值和地址最小值之间的值的地址，以及输入命令信号和所生成的地址到记忆

97. 发明授权

KR101409375B1 반도체 메모리장치의 블록 디코딩 회로 有权
标题翻译：半导体存储器件的块解码电路
公开(公告)号：KR101409375B1
公开(公告)日：2014-06-18
申请号：KR1020080010287
申请日：2008-01-31
申请人： 삼성전자주식회사
发明人： 조용호
IPC分类号： G11C8/10 , G11C8/04 , G11C8/12
CPC分类号： G11C29/842 , G11C8/12
摘要： 지연특성 미스매치(mismatch)에 의한 영향을 줄일 수 있고 또한 칩 면적을 감소시킬 수 있는 반도체 메모리장치의 블록 디코딩 회로가 개시된다. 상기 블록 디코딩 회로에서는, 리페어 어드레스 체크회로와 최대한 유사하게, 즉 실질적으로(substantially) 동일하게 구성되는 더미 리페어 어드레스 체크회로가 구비되고 상기 더미 리페어 어드레스 체크회로가 지연기의 역할을 한다. 또한 상기 더미 리페어 어드레스 체크회로는 블록 선택 어드레스 및 워드라인 선택 어드레스가 입력되는 어드레스 라인들의 입력지점으로부터 가장 먼 곳에 연결되는 리페어 어드레스 체크회로 근처에 배치된다. 그리고 블록선택 인에이블 신호 라인의 부하는 리페어 판별신호 라인의 부하와 거의 동일해 지도록 설계된다.
이에 따라 상기 블록 디코딩 회로에서는 지연특성 미스매치(mismatch)에 의한 영향이 줄어들고 그 결과 블록 선택신호들이 오동작없이 정상적으로 발생될 수 있다. 또한 상기 블록 디코딩 회로는 종래기술에서 사용되는 다수개의 지연기들을 사용하지 않으므로 칩 면적을 감소시킬 수 있는 장점이 있다.
블록 디코딩 회로(200), 블록 디코더(B21-B24), 리페어 어드레스 체크회로(R21-R24), 더미 리페어 어드레스 체크회로(D21)

98. 发明公开

KR1020140028082A 메모리 어레이를 위한 선택해제 드라이버 有权
标题翻译：为记忆阵列分配驱动程序
公开(公告)号：KR1020140028082A
公开(公告)日：2014-03-07
申请号：KR1020137034783
申请日：2012-06-28
申请人： 인텔 코포레이션
发明人： 카스트로허난에이
IPC分类号： G11C16/08 , G11C8/04 , G11C8/10
CPC分类号： G11C8/08
摘要： 저항성 크로스-포인트 메모리 어레이(resistive cross-point memory array)에 비대칭 선택 및 선택해제 드라이버가 제공된다. 활성 선택 드라이버를 결정하기 위해서는 어드레스가 완전 디코드되지만, 선택해제 드라이버를 위해서는 부분적인 디코드가 수행될 수 있다. 일부 실시예는 홀수 및 짝수 선택해제 드라이버를 두 세트의 드라이버로서 관리할 수 있고, 일부 실시예는 다이 면적을 절약하기 위해 선택해제 드라이버로서 차선의 트랜지스터를 이용할 수도 있다. 일부 실시예는 다이 면적을 더 줄이기 위해 변경된 메모리 구성요소로서 선택해제 드라이버를 구현할 수도 있다.

99. 发明公开

KR1020130139145A 반도체 메모리 장치 및 그 동작 방법 审中-实审
标题翻译：半导体存储器件及其工作方法
公开(公告)号：KR1020130139145A
公开(公告)日：2013-12-20
申请号：KR1020120096348
申请日：2012-08-31
申请人： 에스케이하이닉스 주식회사
发明人： 정정수
IPC分类号： G11C7/10 , G11C7/22 , G11C7/06 , G11C8/04
CPC分类号： G11C11/4097 , G11C7/08 , G11C11/4076 , G11C11/4087 , G11C11/4091
摘要： A semiconductor memory device for performing data writing and reading operations comprises: a data transfer line connected to a plurality of memory cell arrays corresponding to an address; an enable signal delay unit for generating an enable signal by reflecting a delay amount corresponding to the address in an internal command signal corresponding to a column command; and a data exchange unit for exchanging data with the data transfer line in response to the enable signal. [Reference numerals] (310) Low address decoding unit;(320_1) First memory cell array;(320_n) N^th memory cell array;(331) Reading detection amplifying unit;(332) Writing driving unit;(340) Data pad;(350) Activation signal delay unit
摘要翻译：一种用于执行数据写入和读取操作的半导体存储器件，包括：数据传输线，连接到与地址对应的多个存储单元阵列; 使能信号延迟单元，用于通过在对应于列命令的内部命令信号中反映与所述地址相对应的延迟量来产生使能信号; 以及数据交换单元，用于响应于使能信号与数据传输线交换数据。（310）低地址解码单元;（320_1）第一存储单元阵列;（320_n）第N存储单元阵列;（331）读取检测放大单元;（332）写入驱动单元;（340）数据块 ;（350）激活信号延迟单元

100. 发明公开

KR1020130131627A 반도체 집적회로 및 그의 구동방법 无效
标题翻译：半导体集成电路及其驱动方法
公开(公告)号：KR1020130131627A
公开(公告)日：2013-12-04
申请号：KR1020120055318
申请日：2012-05-24
申请人： 에스케이하이닉스 주식회사
发明人： 박병권
IPC分类号： G11C8/18 , G11C8/04
CPC分类号： G11C8/18 , G11C8/06 , G11C8/12 , H01L25/0657
摘要： The present invention relates to a semiconductor integrated circuit with a stack package structure and a driving method thereof. At least one master chip and a plurality of slave chips are stacked on the semiconductor integrated circuit. Provided is the semiconductor integrated circuit which includes: the master chip which includes a first signal generating unit which generates a first enable signal including a rank selection information in response to an active signal, a second signal generating unit which generates a second enable signal including a slave chip selection information in response to the first enable signal, and a third signal generating unit which generates a third enable signal including a bank selection information in response to the second enable signal; and slave chips which includes address control units for filtering an external address in response to the active signal and the second enable signal and internal address generating units for generating an internal address in response to the third enable signal and an address outputted from the address control unit. [Reference numerals] (211) Rank selection unit;(213) Slave chip selection unit;(215) Bank selection unit;(221) Address control unit;(223A) Main decoder;(223B) Predecoder;(223C) Fuse control unit
摘要翻译：本发明涉及具有堆叠封装结构的半导体集成电路及其驱动方法。至少一个主芯片和多个从芯片堆叠在半导体集成电路上。提供的半导体集成电路包括：主芯片，包括：第一信号生成单元，其响应于有效信号产生包括等级选择信息的第一使能信号;第二信号生成单元，其生成第二使能信号，响应于第一使能信号的从芯片选择信息;以及第三信号生成单元，其响应于第二使能信号产生包括存储体选择信息的第三使能信号; 以及副芯片，其包括用于响应于所述有效信号对所述外部地址进行滤波的地址控制单元和所述第二使能信号，以及用于响应于所述第三使能信号产生内部地址的内部地址产生单元和从所述地址控制单元输出的地址。（211）等级选择单元;（213）从选择单元;（215）单元选择单元;（221）地址控制单元;（223A）主解码器;（223B）预解码器;（223C）保险丝控制单元

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