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91. 发明授权

KR101753861B1 정전기 방전 회로 有权
标题翻译：静电放电电路
公开(公告)号：KR101753861B1
公开(公告)日：2017-07-04
申请号：KR1020137001495
申请日：2011-06-29
申请人： 어드밴스드 마이크로 디바이시즈, 인코포레이티드
发明人： 코소녹키스테펜브이. , 앤더슨워렌알.
IPC分类号： H01L27/02 , H03K19/00 , H03K19/003
CPC分类号： H03K19/00315 , H01L27/0292 , H03K19/0013
摘要： 집적회로(IC)가개시된다. IC는제 1 전역전압노드및 제 2 전역전압노드를포함한다. IC는상기제 1 전역전압노드에각각연결되는 2개이상의파워도메인(21, 22)을포함한다. 상기 2개이상의파워도메인(21, 22) 각각은기능유닛(24)과, 상기기능유닛(24)에연결되는로컬전압노드를포함한다. 복수의파워도메인(21, 22) 각각은로컬전압노드와상기제 2 전역전압노드사이에연결되는파워-게이팅트랜지스터(25)와, ESD 이벤트의발생을검출하도록구성되고, 상기 ESD 이벤트의검출에따라상기트랜지스터(25)를작동시키도록또한구성되는, ESD 회로(26)를더 포함한다.
摘要翻译：集成电路（IC）打开。 IC包括第一全局电压节点和第二全局电压节点。 IC包括两个或更多个电源域（21,22），每个电源域连接到第一全局电压节点。两个或更多个电力域21和22中的每一个都包括功能单元24和连接到功能单元24的本地电压节点。多个电源域（21,22），每个电源域包括连接在本地电压节点和第二全局电压节点之间的功率门控晶体管（25）并且ESD电路26也被配置为相应地操作晶体管25。

92. 发明公开

KR1020170060028A 안전 서브-시스템을 가지는 프로그램가능 IC 审中-实审
标题翻译：带安全子系统的可编程IC
公开(公告)号：KR1020170060028A
公开(公告)日：2017-05-31
申请号：KR1020177008670
申请日：2015-09-04
申请人： 자일링크스 인코포레이티드
发明人： 아마드,사기르 , 테일러,브래들리,엘. , 아르벨,야갈
IPC分类号： H03K19/003 , H03K19/007 , H03K19/177 , G06F15/78
CPC分类号： H03K19/003 , G06F15/7867 , H03K19/007 , H03K19/177 , H03K19/17764 , H03K19/17768
摘要： 프로그램가능로직서브-시스템(130, 330), 프로세싱서브-시스템(110, 310), 및안전서브-시스템(120, 340)을포함하는프로그램가능 IC(102, 302)가개시된다. 프로그램가능로직서브-시스템(130, 330)은사용자디자인의하드웨어부분을형성하도록구성된프로그램가능로직회로들을포함한다. 프로세싱서브-시스템(110, 310)은사용자디자인의소프트웨어부분을실행하도록구성된프로세싱회로들(112, 312, 314, 316, 318)을포함한다. 안전서브-시스템은프로그램가능 IC(102, 302)의회로들내 에러들을검출및/또는완화하는안전기능들을수행하도록구성된다. 안전서브-시스템은프로그램가능 IC의회로들의제 1 서브세트에대한하드웨어-기반안전기능들(123)을수행하도록구성된하드-와이어드회로들(122, 341)을포함한다. 안전서브-시스템은또한프로그램가능 IC의회로들의제 2 서브세트에대한소프트웨어-기반안전기능들(125)을실행하도록구성된프로세싱회로(124, 342)를포함한다.
摘要翻译：包括可编程逻辑子系统130和330，处理子系统110和310以及安全子系统120和340的可编程IC 102和302被打开。可编程逻辑子系统130,330包括配置成形成用户设计的硬件部分的可编程逻辑电路。处理子系统110,310包括被配置为执行用户设计的软件部分的处理电路112,312,314,316,318。安全子系统被配置为执行安全功能以检测和/或减轻可编程IC 102的电路中的错误，安全子系统包括硬线电路122,341，硬线电路122,341被配置为执行用于可编程IC电路的第一子集的基于硬件的安全功能123。安全子系统还包括处理电路124,342，其被配置为执行用于可编程IC电路的第二子集的基于软件的安全功能125。

93. 发明授权

KR101740397B1 고속 입출력 패드를 위한 바이어스 전압 생성 회로 有权
标题翻译：用于高速输入/输出焊盘的偏置电压产生电路
公开(公告)号：KR101740397B1
公开(公告)日：2017-05-26
申请号：KR1020157018353
申请日：2012-12-17
申请人： 주식회사 알파홀딩스
发明人： 박재우 , 김욱
IPC分类号： H03K19/0175 , H03K19/003
CPC分类号： H03K19/00361 , H03K19/017509 , H03K19/018507
摘要： 본명세서는, 고속입출력패드를위한바이어스전압생성회로를제공한다. 이를위하여, 일실시예에따른바이어스전압생성기는, 패드(PAD)에연결되는버퍼회로에적어도하나의바이어스(bias) 전압을공급하는바이어스전압생성기에있어서, 상기적어도하나의바이어스전압중 제 1 바이어스전압을생성하는바이어스생성부; 및상기패드에인가되는패드전압에비례하는전압을기준전압으로생성하는기준전압생성부를포함하되, 상기제 1 바이어스전압은, 상기기준전압에설정전압이더해진전압인것일수 있다.
摘要翻译：本说明书提供了用于高速输入/输出焊盘的偏置电压产生电路。为了这个目的，根据一个实施例的偏置电压发生器，在所述偏置电压发生器，以至少提供偏置（偏置）电压到耦合到焊盘（PAD）的缓冲电路，所述至少一个偏压的第一偏压一个产生电压的偏压发生器; 并且包括用于产生基准电压，正比于施加到垫，所述垫，所述第一偏置电压，天数，该电压是一组电压与基准电压加电压的电压的基准电压生成部。

94. 发明授权

KR101740284B1 전류 구동 능력을 개선한 ADCL 인버터 有权
标题翻译： ADCL逆变器提高了电流驱动能力
公开(公告)号：KR101740284B1
公开(公告)日：2017-05-26
申请号：KR1020160027306
申请日：2016-03-07
申请人： 서울과학기술대학교 산학협력단
发明人： 김성권
IPC分类号： H03K19/00 , H03K19/003 , H03K3/354
摘要： 본발명은전류구동능력을개선한 ADCL 인버터에관한것이다. 본발명에따른전류구동능력을개선한 ADCL 인버터는, 애노드단자가제1 AC 전원입력단에접속되는제1 다이오드와, 소스단자는제1 다이오드의캐소드단자에접속되고게이트단자는제1 바이어스전압입력단에접속되는제1 PMOS와, 드레인단자는제1 PMOS의드레인단자와접속되고게이트단자는제1 바이어스전압입력단에접속되는제1 NMOS와, 애노드단자는제1 NMOS의소스단자와접속되고캐소드단자는제1 AC 전원입력단에접속되는제2 다이오드를포함하는제1 ADCL 회로부; 및애노드단자가제2 AC 전원입력단에접속되는제3 다이오드와, 소스단자는제3 다이오드의캐소드단자에접속되고게이트단자는제2 바이어스전압입력단에접속되는제2 PMOS와, 드레인단자는제2 PMOS의드레인단자와접속되고게이트단자는제2 바이어스전압입력단에접속되는제2 NMOS와, 애노드단자는제2 NMOS의소스단자와접속되고캐소드단자는제2 AC 전원입력단에접속되는제4 다이오드를포함하는제2 ADCL 회로부를포함한다. 이와같은본 발명에의하면, 칩의집적도를높여제조비용을절감할수 있고, 2개의 ADCL 회로에의해전류구동능력을개선함으로써제품의품질향상에기여할수 있다.
摘要翻译：本发明涉及改善电流驱动能力的ADCL逆变器。 ADCL逆变器与根据本发明改进的电流驱动性能，阳极端子具有第一二极管和连接到所述交流电源输入端子的源极端子连接到第一偏置电压输入端子的第一二极管栅极端子的阴极端子和所述第一PMOS连接到漏极端子被连接到第一PMOS栅极端子的漏极端子和第一NMOS耦合到第一偏置电压输入端子，阳极端子连接到所述第一NMOS的源端子的阴极端子第一ADCL电路，包括连接到AC功率输入的第二二极管; 和第三二极管相连，使得其阳极端子连接到所述第二交流电源输入端子，源极端子连接到所述第二PMOS的第三二极管栅极端和连接到所述第二的第二偏置电压输入端子的漏极端子的阴极端子连接到PMOS漏极端子和栅极端子的第二NMOS耦合到第二偏置电压输入端子，阳极端子连接到所述第四二极管的第二NMOS阴极端子的源极端子被连接到所述第二交流电源输入端子还有第二个ADCL电路部分。根据本发明的作为，并且可以降低制造成本增加芯片的集成度，它可以有助于通过提高由两个ADCL电路的装置中的电流驱动能力，以提高产品质量。

95. 发明授权

KR101720815B1 2개의 마스터와 하나 이상의 슬레이브 사이에서 신호를 전송하기 위한 전기 회로 有权
标题翻译：用于在两个主设备和一个或多个从设备之间传输信号的电路
公开(公告)号：KR101720815B1
公开(公告)日：2017-03-28
申请号：KR1020127000583
申请日：2010-07-01
申请人： 로베르트 보쉬 게엠베하
发明人： 프레제폴커
IPC分类号： H03K19/0175 , H03K19/003 , G06F13/40 , G06F13/364
CPC分类号： H03K19/003 , G06F13/364 , G06F13/4072 , H03K19/017509 , H03K19/01759
摘要： 본발명은 2개의마스터(11, 12)와하나이상의슬레이브(13, 14) 사이에서신호를전송하기위한전기회로(10)에관한것이다. 2개의마스터(11, 12)와슬레이브(들)(13, 14)는버스시스템(15)을통해서로연결된다. 2개의마스터(11, 12)에의해각각하나이상의마스터데이터신호(MO)가발생하여슬레이브(들)(13, 14)에의해수신될수 있다. 각각의마스터데이터신호(MO)가인가되는, 두마스터(11, 12)의출력부들에는각각하나의 3상태게이트(16)가존재한다. 3상태게이트들(16)은닫힌스위치로서또는열린스위치로서작용한다. 3상태게이트들(16)은, 2개의마스터중 하나(11)에할당된 3상태게이트(16)는닫힌스위치로서작용하고, 2개의마스터중 다른하나(12)에할당된 3상태게이트(16)는열린스위치로서작용하도록제어된다.
摘要翻译：本发明涉及用于在两个主设备（11,12）和/或从设备（13,14）之间传送信号的电路（10）。两个主设备11和12以及从设备13和14经由总线系统15连接。一个或多个主数据信号MO可以由两个主机11和12产生并分别由从机13和14接收。在两个主设备11和12的每个输出中有一个三态门16，每个都是主数据信号MO。三态门16用作闭合开关或开路开关。三态门电路（16），两个被分配给主三态门16具有用作闭合的开关中的一个（11），并分配给两个主三态门中的另一个（12）（16 被控制为充当开放式开关。

96. 发明公开

KR1020170027254A 반도체 회로 审中-实审
标题翻译：半导体电路
公开(公告)号：KR1020170027254A
公开(公告)日：2017-03-09
申请号：KR1020160015527
申请日：2016-02-11
申请人： 삼성전자주식회사
发明人： 김민수
IPC分类号： H03K3/037 , H03K19/003
摘要： 반도체회로가제공된다. 반도체회로는, 제1 입력신호(D), 클럭신호(CK) 및피드백신호(FB)를입력받고제1 논리연산을수행하여제1 출력신호(LAT1)를출력하는제1 논리게이트(GL1); 및상기제1 논리게이트(GL1)의제1 출력신호(LAT1), 상기클럭신호(CK) 및상기제1 입력신호(D)의반전된출력신호를입력받고제2 논리연산을수행하여상기피드백신호(FB)를출력하는제2 논리게이트(GF)를포함한다.

97. 发明公开

KR1020170027249A 반도체 회로 审中-实审
标题翻译：半导体电路
公开(公告)号：KR1020170027249A
公开(公告)日：2017-03-09
申请号：KR1020160003181
申请日：2016-01-11
申请人： 삼성전자주식회사
发明人： 황현철 , 김민수
IPC分类号： H03K3/037 , H03K3/356 , H03K19/003
摘要： 반도체회로가제공된다. 상기반도체회로는, 입력데이터의논리레벨, 제1 노드의논리레벨에반전된논리레벨, 클럭신호의논리레벨, 및제2 노드의논리레벨을기초로상기제1 노드의논리레벨을결정하는제1 회로, 및상기입력데이터의논리레벨, 상기제2 노드의논리레벨에반전된논리레벨, 상기클럭신호의논리레벨, 및상기제1 노드의논리레벨에반전된논리레벨을기초로상기제2 노드의논리레벨을결정하는제2 회로를포함하되, 상기클럭신호가제1 논리레벨인경우상기제1 노드와상기제2 노드는서로다른논리레벨을갖고, 상기클럭신호가상기제1 논리레벨과다른제2 논리레벨인경우상기제1 노드와상기제2 노드는서로동일한논리레벨을갖는다.
摘要翻译：提供了一种半导体电路。其中，所述半导体电路包括：第一确定所述第一节点的逻辑电平，逻辑电平，该逻辑电平翻转到第一节点的逻辑电平，时钟信号的逻辑电平，输入数据的mitje第二节点的基础上的逻辑电平电路，并且所述第二节点为逻辑电平，逻辑电平，以及基于所述逻辑电平翻转到逻辑电平的第一个节点的逻辑电平，时钟信号被反转为所述输入数据的所述第二节点的逻辑电平其中，当时钟信号处于第一逻辑电平时，第一节点和第二节点具有不同的逻辑电平，以及第二电路，其确定时钟信号处于不同逻辑电平的逻辑电平在第二逻辑电平的情况下，第一节点和第二节点彼此具有相同的逻辑电平。

98. 发明公开

KR1020170010075A 반도체 장치, 표시 장치 및 전자 장치 审中-实审
标题翻译：半导体器件，显示器件和电子器件
公开(公告)号：KR1020170010075A
公开(公告)日：2017-01-25
申请号：KR1020177001130
申请日：2010-09-21
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이 , 고야마준 , 츠부쿠마사시 , 노다고세이
IPC分类号： G09G3/3291 , G09G3/20 , H01L29/786 , H01L27/12 , H03K19/096 , H03K19/003 , G09G3/3233 , H01L29/66
CPC分类号： H01L27/1255 , G09G3/20 , G09G3/2092 , G09G3/3233 , G09G3/3291 , G09G3/36 , G09G3/3648 , G09G2300/0439 , G09G2300/08 , G09G2300/0842 , G09G2310/0267 , G09G2310/0275 , G09G2310/0286 , G09G2310/08 , G11C19/184 , G11C19/28 , H01L27/1222 , H01L27/1225 , H01L27/124 , H01L29/7869 , H03K17/161 , H03K19/00315 , H03K19/096
摘要： 본발명의목적은논리회로의고장이억제될수 있도록트랜지스터의누설전류를감소시키기위한것이다. 논리회로는, 채널형성층의기능을갖는산화물반도체층을포함하고오프전류가채널폭 마이크로미터당 1 × 10A 이하인트랜지스터를포함한다. 제 1 신호, 제 2 신호, 및클록신호인제 3 신호가입력신호들로서입력된다. 입력된제 1 내지제 3 신호들에따라전압상태들이설정되는제 4 신호및 제 5 신호가출력신호들로서출력된다.
摘要翻译：本发明的目的是减小晶体管的泄漏电流，从而可以抑制逻辑电路的故障。逻辑电路包括晶体管，该晶体管包括具有沟道形成层的功能的氧化物半导体层，并且每个沟道宽度微米具有1×10 ^ A或更小的截止电流。第一信号，第二信号和时钟信号IN第三信号作为输入信号被输入。根据输入的第一至第三信号设置电压状态的第四信号和第五信号作为输出信号输出。

99. 发明公开

KR1020160140667A 직접 회로 동적 디-에이징 审中-实审
标题翻译： - 集成电路动态去除
公开(公告)号：KR1020160140667A
公开(公告)日：2016-12-07
申请号：KR1020167026935
申请日：2015-03-04
申请人： 퀄컴 인코포레이티드
发明人： 리우,조나단 , 이브라히모빅,자스민스마일라 , 디펜더퍼,잔크리스찬 , 아우욘,카를로스
IPC分类号： H03K3/012 , H03K3/03 , H03K5/01 , H03K19/003 , G01R31/28 , G01R31/317 , G05B11/01 , H03K5/00
CPC分类号： G05B11/01 , G01R31/2882 , G01R31/31725 , H03K3/012 , H03K3/0315 , H03K5/01 , H03K19/00384 , H03K2005/00013 , Y10T307/852
摘要： 집적회로는에이징센서로에이징을측정함으로써회로에이징을동적으로보상한다. 에이징센서는에이징및 언-에이징컨디션들둘 다에서회로속도들을측정하기위해동일한회로를이용한다. 예시적인에이징센서는 2개의지연라인들을포함한다. 지연라인들은정적에이징상태에있도록제어되거나, 또는지연라인들은주파수가에이징에의해느려지는에이징된상태또는주파수가에이징에의해느려지지않는비-에이징된상태에서동작할수 있는링 오실레이터를형성하도록커플링된다. 집적회로는동적전압및 주파수스케일링을위해에이징측정들을이용한다. 동적전압및 주파수스케일링은에이징측정들에기초하여주기적으로업데이트되는동작주파수및 대응하는전압의테이블을이용한다. 집적회로는테이블을업데이트하도록에이징측정들과회로성능간의관계에관한정보를이용한다.
摘要翻译：集成电路通过老化传感器测量老化来动态地补偿电路老化。老化传感器使用相同的电路来测量老化和非老化条件下的电路速度。示例性老化传感器包括两个延迟线。延迟线被控制为处于静态老化状态，或者延迟线被耦合以形成环形振荡器，该环形振荡器可以在衰老状态下操作，其中频率由于老化而衰减，或者在频率不慢的未老化状态通过老化集成电路使用老化测量动态电压和频率缩放。动态电压和频率缩放使用基于老化测量周期更新的工作频率表和相应的电压表。集成电路使用有关老化测量和电路性能之间关系的信息来更新表。

100. 发明授权

KR101672387B1 리던던시 회로 有权
标题翻译：冗余电路
公开(公告)号：KR101672387B1
公开(公告)日：2016-11-03
申请号：KR1020100099245
申请日：2010-10-12
申请人： 에스케이하이닉스 주식회사
发明人： 오흥택
IPC分类号： G11C29/04 , G11C29/18 , G11C17/16 , G11C29/00 , H03K19/003 , G11C29/02
CPC分类号： H03K19/00392 , G11C17/16 , G11C29/787
摘要： 본발명에따른리던던시회로는, 다수의블럭어드레스라인; 상기다수의블럭어드레스라인중 자신이대응되는라인이활성화되면확인전압이공급되는다수의제1로컬라인; 상기다수의제1로컬라인에대응되는제1퓨즈어레이; 상기다수의블록어드레스라인중 자신이대응되는라인이활성화되면상기확인전압이공급되는다수의제2로컬라인; 상기다수의제2로컬라인에대응되는제2퓨즈어레이; 및상기제1퓨즈어레이와상기제2퓨즈어레이의데이터를확인하기위한다수의확인라인을포함하고, 상기다수의확인라인은상기제1퓨즈어레이와상기제2퓨즈어레이에의해공유되고상기제1퓨즈어레이와상기제2퓨즈어레이사이에배치된다.
摘要翻译：冗余电路包括多个块地址线，存储第一数据的第一熔丝阵列，多个第一本地线，其被配置为响应于所述第一熔丝阵列中的相应线的信号向第一熔丝阵列提供验证电压块地址线，存储第二数据的第二熔丝阵列，多个第二本地线，被配置为响应于所述多个块地址线中的对应线的信号而将验证电压提供给所述第二熔丝阵列，以及多个被配置为检查第一熔丝阵列的第一数据和第二熔丝阵列的第二数据的验证线，其中多个验证线由第一熔丝阵列和第二熔丝阵列共享，并且设置在第一熔丝阵列和第二保险丝阵列。

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