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91. 发明授权

KR101873203B1 SOI 웨이퍼의 제조방법 有权
公开(公告)号：KR101873203B1
公开(公告)日：2018-07-03
申请号：KR1020147016030
申请日：2012-11-13
申请人： 신에쯔 한도타이 가부시키가이샤
发明人： 아가,히로지 , 코바야시,노리히로
IPC分类号： H01L21/84 , H01L27/12 , H01L21/265 , H01L21/324 , H01L21/02
CPC分类号： H01L21/76254 , H01L21/02112 , H01L21/02318 , H01L21/26506 , H01L21/2658 , H01L21/3105 , H01L21/68764 , H01L21/68771
摘要： 본발명은, SOI 웨이퍼에대하여, SOI층표면을열산화하고, 형성된열산화막을제거하는희생산화처리를실시함으로써, 상기 SOI 웨이퍼의 SOI층을감후조정하는공정을갖는 SOI 웨이퍼의제조방법에있어서, 상기희생산화처리에있어서의열산화를, 배치식열처리로를사용하여, 적어도승온중, 강온중의한쪽에서행함으로써, 상기 SOI층의표면에대략동심원형상의산화막두께분포를형성하는것을특징으로하는 SOI 웨이퍼의제조방법이다. 이에따라, 대략동심원형상의산화막을형성하고, 형성된열산화막을제거하는희생산화처리를행함으로써, 면내막두께분포가개선된 SOI 웨이퍼를생산성좋게제조할수 있는 SOI 웨이퍼의제조방법이제공된다.

92. 发明授权

KR101806913B1 절연체 상 Ⅲ/Ⅴ 상의 Ｇｅ 구조의 형성 방법 有权
标题翻译：在绝缘体相中在III / V相上形成Ge结构的方法
公开(公告)号：KR101806913B1
公开(公告)日：2017-12-08
申请号：KR1020130149155
申请日：2013-12-03
申请人： 소이텍
发明人： 다발니콜라스 , 응우옌비치-옌 , 올네뜨세실 , 부르델콘스탄틴
IPC分类号： H01L21/84 , H01L21/335 , H01L29/778
CPC分类号： H01L29/78681 , H01L21/76254 , H01L29/66742 , H01L29/78618 , H01L29/78684
摘要： 본발명은하기단계를포함하는것을특징으로하는, Ⅲ/Ⅴ물질의반도체층 (3) 을포함하는절연체상 반도체구조 (10) 의형성방법에관한것이다: (a) 도너기판 (1) 상에이완된게르마늄층 (2) 를성장시키는단계; (b) 게르마늄층 (2) 상에Ⅲ/Ⅴ물질의하나이상의층 (3) 을성장시키는단계; (c) 이완된게르마늄층 (2) 내에분할면 (6) 을형성하는단계; (d) 도너기판 (1) 의분할된부분을지지기판 (4) 로이동시키는단계, 상기분할된부분은Ⅲ/Ⅴ물질의하나이상의층 (3) 을포함하는분할면 (6) 에서분할된도너기판 (1) 의부분임. 본발명은또한절연체상 Ⅲ/Ⅴ상의 Ge 구조, NFET 트랜지스터, NFET 트랜지스터의제조방법, PFET 트랜지스터, 및 PFET 트랜지스터의제조방법에관한것이다.
摘要翻译：一种形成包括III / V族材料半导体层（3）的绝缘体 - 半导体结构（10）的方法，其特征在于它包括以下步骤：（a）生长松弛的锗层（2）; （b）在所述锗层（2）上生长至少一个III / V材料层（3）; （c）在松弛锗层（2）中形成分隔表面（6）; （d）将所述供体衬底（1）的分离部分移动到支撑衬底（4），所述分离部分在包括至少一个III / III族层（3）的分离表面（6）供体基底（1）的一部分。本发明还涉及绝缘体相III / V上的Ge结构，NFET晶体管，制造NFET晶体管的方法，PFET晶体管以及制造PFET晶体管的方法。

93. 发明授权

KR101698537B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101698537B1
公开(公告)日：2017-01-20
申请号：KR1020127020332
申请日：2010-12-10
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이
IPC分类号： H01L27/12 , H01L21/84
CPC分类号： H01L21/84 , H01L27/1207 , H01L27/1225 , H01L27/1229
摘要： 본발명은, 다른특성의반도체소자를일체로가지면서, 고집적화를실현할수 있는새로운구성의반도체장치를제공하는것을목적의하나로한다. 제 1 반도체재료가이용된제 1 채널형성영역과, 제 1 게이트전극을포함하는제 1 트랜지스터와, 제 1 게이트전극과일체로형성된제 2 소스전극및 제 2 드레인전극의한쪽과, 제 2 반도체재료가이용되고, 제 2 소스전극및 제 2 드레인전극과전기적으로접속된제 2 채널형성영역을포함하는제 2 트랜지스터를구비한반도체장치이다.
摘要翻译：本发明的目的是提供具有新颖结构的半导体器件，其包括具有不同特性的半导体元件的组合并且能够实现更高的集成度。半导体器件包括第一晶体管，其包括第一沟道形成区域和第二栅极电极，第一晶体管包括第一半导体材料的第一沟道形成区域和第一栅极电极，第二晶体管包括与第一栅极组合的第二源电极和第二漏电极之一电极，以及包括第二半导体材料并与第二源电极和第二漏电极电连接的第二沟道形成区。

94. 发明公开

KR1020170005780A 복수의 반도체 디바이스 층을 갖는 반도체 구조물에 대한 시스템 및 방법 无效
标题翻译：具有多个半导体器件层的半导体结构的系统和方法
公开(公告)号：KR1020170005780A
公开(公告)日：2017-01-16
申请号：KR1020160181511
申请日：2016-12-28
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 린이탕 , 차이춘시웅 , 완클레멘트싱젠
IPC分类号： H01L27/12 , H01L21/84
CPC分类号： H01L27/1203 , H01L21/84 , H01L21/845 , H01L27/1211
摘要： 복수의반도체디바이스층을갖는반도체구조물이제공된다. 반도체구조물은제1 매립산화물및 제1 매립산화물위에제조된제1 반도체디바이스층을포함한다. 제1 반도체디바이스층은패터닝된상부표면을포함한다. 절연체재료를포함하는블랭킷층이패터닝된표면위에제조된다. 반도체구조물은블랭킷층에본딩된제2 매립산화물및 제2 매립산화물위에제조된제2 반도체디바이스층을더 포함한다.
摘要翻译：提供具有多个半导体器件层的半导体结构。半导体结构包括第一掩埋氧化物和在第一掩埋氧化物之上制造的第一半导体器件层。第一半导体器件层包括图案化的顶表面。在图案化表面上制造包括绝缘体材料的覆盖层。半导体结构还包括结合到覆盖层的第二掩埋氧化物和在第二掩埋氧化物之上制造的第二半导体器件层。

95. 发明公开

KR1020160134872A 비평면 III-N 트랜지스터 审中-实审
标题翻译： III-N非平面III-N晶体管
公开(公告)号：KR1020160134872A
公开(公告)日：2016-11-23
申请号：KR1020167031855
申请日：2011-12-19
申请人： 인텔 코포레이션
发明人： 덴,한위 , 차우,로버트 , 추-쿵,벤자민 , 듀이,길버트 , 카발리에로스,잭 , 메츠,매튜브이. , 무케르지,닐로이 , 필라리세티,라비 , 라도사블예비치,마르코
IPC分类号： H01L29/778 , H01L21/326 , H01L21/84
CPC分类号： H01L29/7787 , G06F1/1633 , G06F1/189 , H01L21/02381 , H01L21/02433 , H01L21/0254 , H01L29/045 , H01L29/0657 , H01L29/0847 , H01L29/1037 , H01L29/2003 , H01L29/205 , H01L29/402 , H01L29/66462 , H01L29/7783 , H01L29/7786 , H01L29/7789 , H01L29/785 , H03F3/195 , H03F3/213 , H03F2200/451
摘要： 고전압및 고주파동작을위한트랜지스터가개시된다. 제1 및제2 대향측벽사이에배치된상부표면을갖는비평면극성결정반도체바디는상기제1 및제2 측벽위에배치된제1 결정반도체층을갖는채널영역을포함한다. 상기제1 결정반도체층은상기채널영역내에 2차원전자가스(2DEG)를제공하는것이다. 적어도상기제2 측벽을따라상기제1 결정반도체층위에상기 2DEG를변조하는게이트구조체가배치된다. 상기비평면극성결정반도체바디의제1 및제2 측벽은상이한극성을가질수 있고, 이때상기채널은상기측벽들중 제1 측벽에근접한다. 상기게이트구조체는상기측벽들중 제2 측벽을따라있어후방장벽을게이팅할수 있다. 상기극성결정반도체바디는 () 평면이실리콘의 (110) 평면상에있는실리콘기판상에형성된 III족-질화물일수 있다.
摘要翻译：用于高压和高频工作的晶体管。具有设置在第一和第二相对侧壁之间的顶表面的非平面极性晶体半导体本体包括具有设置在第一和第二侧壁上的第一晶体半导体层的沟道区域。第一晶体半导体层是在沟道区内提供二维电子气（2DEG）。栅极结构沿至少第二侧壁设置在第一晶体半导体层上方，以调制2DEG。非平面极性结晶半导体主体的第一和第二侧壁可具有不同的极性，其中通道靠近第一侧壁。栅极结构可以沿着侧壁中的第二侧面以栅极背栅。极性结晶半导体体可以是在硅衬底上形成的III族氮化物，其中（1010）面在硅的（110）平面上。

96. 发明公开

KR1020160132080A 터널 전계 효과 트랜지스터에 의한 집적회로 및 그의 제조 방법 审中-实审
标题翻译：组合隧道场效应晶体管的集成电路及其制造方法
公开(公告)号：KR1020160132080A
公开(公告)日：2016-11-16
申请号：KR1020167028098
申请日：2015-02-20
申请人： 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
发明人： 모리다카히로
IPC分类号： H01L27/088 , H01L27/12 , H01L21/8234 , H01L21/84 , H01L29/41 , H01L29/417 , H01L29/66 , H01L29/786
CPC分类号： H01L27/088 , H01L21/26513 , H01L21/823418 , H01L21/84 , H01L27/1203 , H01L29/41725
摘要： 본발명은 2개의터널전계효과트랜지스터를전기적으로접속한회로의형성에필요한면적및 비용을감소시키고, 또한, 기생용량·기생저항도감소시킨다. 터널전계효과트랜지스터에의한집적회로는, 제 1 P형영역및 제 1 N형영역중 한쪽이소스영역, 다른쪽이드레인영역으로서동작하는제 1 터널전계효과트랜지스터와, 제 2 P형영역및 제 2 N형영역중 한쪽이소스영역, 다른쪽이드레인영역으로서동작하는제 2 터널전계효과트랜지스터가, 동일극성으로하나의활성영역에형성되는동시에상기제 1 P형영역과상기제 2 N형영역이인접하도록형성되고, 인접하는상기제 1 P형영역과상기제 2 N형영역이금속반도체합금막에의해전기적으로접속되어있는것을특징으로한다.
摘要翻译： [问题]减少形成两个隧道场效应晶体管的电连接电路所需的面积和成本，并减少寄生帽电阻/电阻。解决方案由隧道场效应晶体管形成的集成电路包括：第一隧道场效应晶体管，其中第一P型区域和第一N型区域中的一个作为源极区域工作，另一个工作为漏区; 以及第二隧道场效应晶体管，其中第二P型区域和第二N型区域中的一个作为源极区域工作，另一个作为漏极区域工作，第一和第二隧道场效应晶体管为形成在一个有源区中以具有相同的极性，第一P型区和第二N型区相邻形成，相邻的第一P型区和第二N型区通过金属半导体合金膜电连接。

97. 发明授权

KR101668168B1 활성 드리프트 구역을 갖는 반도체 장치 有权
标题翻译：半导体与主动区域的布置
公开(公告)号：KR101668168B1
公开(公告)日：2016-10-20
申请号：KR1020147021497
申请日：2013-01-30
申请人： 인피니언 테크놀로지스 드레스덴 게엠베하
发明人： 베이스롤프
IPC分类号： H01L21/84 , H01L27/06 , H01L27/088 , H01L27/12 , H01L29/06 , H01L29/78 , H01L29/40
CPC分类号： H01L27/0207 , H01L21/84 , H01L27/0629 , H01L27/088 , H01L27/0886 , H01L27/105 , H01L27/1211 , H01L29/0619 , H01L29/0692 , H01L29/404
摘要： 반도체소자장치는반도체층 및적어도하나의직렬회로를포함하는데, 이직렬회로는제 1 반도체소자와복수의 n개의제 2 반도체소자를가지며, 이때 n>1이다. 제 1 반도체소자는반도체층에집적된부하경로및 활성소자영역을갖는다. 각각의제 2 반도체소자는반도체층에집적된활성소자영역과, 제 1 및제 2 부하단자사이의부하경로및 제어단자를갖는다. 제 2 반도체소자도자신의부하경로들을갖는데, 이부하경로들는직렬연결되어제 1 반도체소자의부하경로에직렬연결된다. 각각의제 2 반도체소자의제어단자는다른제 2 반도체소자중하나의부하단자에연결된다. 제 2 반도체소자중하나는제 1 반도체소자의부하단자중하나에연결된제어단자를갖는다. 이장치는에지종단구조도포함한다.

98. 发明公开

KR1020160042592A 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자 审中-实审
标题翻译：含碳化硅薄膜及包含该硅碳膜的半导体器件
公开(公告)号：KR1020160042592A
公开(公告)日：2016-04-20
申请号：KR1020140136712
申请日：2014-10-10
申请人： 엘지이노텍 주식회사
发明人： 김무성
IPC分类号： H01L21/20 , H01L21/84
CPC分类号： H01L21/20 , H01L21/84
摘要： 실시예에따른탄화규소에피웨이퍼는, 상기베이스기판상에배치되는에피층; 및상기베이스기판및 상기에피층중 적어도하나의상에배치되는돌기패턴을포함한다.
摘要翻译：本发明的一个实施例提供了能够降低工艺成本并提高衬底表面的质量的碳化硅外延晶片以及包括该碳化硅外延晶片的半导体器件。碳化硅外延晶片包括：设置在基底基板上的外延层; 以及设置在所述基底基板和所述外延层中的至少一个上的突起图案。

99. 发明授权

KR101611147B1 회로로서 상호접속된 3 단자 인쇄 디바이스 有权
标题翻译： 3个三端印刷设备作为电路互连
公开(公告)号：KR101611147B1
公开(公告)日：2016-04-08
申请号：KR1020157028806
申请日：2014-03-13
申请人： 엔티에이치 디그리 테크놀로지스 월드와이드 인코포레이티드
发明人： 블랜차드리차드오스틴
IPC分类号： H01L21/84 , H01L23/00 , H01L25/065 , H01L25/07 , H01L25/075 , H01L25/00 , H01L27/12
CPC分类号： H01L21/84 , H01L21/6835 , H01L24/05 , H01L24/06 , H01L24/24 , H01L24/25 , H01L24/32 , H01L24/73 , H01L24/82 , H01L24/92 , H01L24/95 , H01L24/97 , H01L25/0655 , H01L25/072 , H01L25/0753 , H01L25/50 , H01L27/12 , H01L33/20 , H01L2221/68327 , H01L2221/68381 , H01L2224/05552 , H01L2224/05555 , H01L2224/06051 , H01L2224/06181 , H01L2224/24137 , H01L2224/25105 , H01L2224/25174 , H01L2224/32225 , H01L2224/73267 , H01L2224/82104 , H01L2224/92244 , H01L2224/95085 , H01L2224/95101 , H01L2224/95115 , H01L2224/95144 , H01L2224/95145 , H01L2924/10253 , H01L2924/12041 , H01L2924/1301 , H01L2924/13034 , H01L2924/1305 , H01L2924/13062 , H01L2924/13091 , H01L2924/00 , H01L2924/00014
摘要： 미세 3 단자트랜지스터층(40, 74)이제 1 도전체층(52) 위에인쇄되어트랜지스터의하부전극(58, 80)이제 1 도전체층과전기적으로접촉한다. 제 1 유전체층(60)은제 1 도전체층을덮고, 제 1 유전체층 위의제 2 도전체층(62)은하부전극과상부전극(46) 사이의트랜지스터상의중간전극(48)과접촉한다. 제 2 유전체층(64)은제 2 도전체층을덮고, 제 2 유전체층 위의제 3 도전체층(66)은상부전극과접촉한다. 그러므로디바이스는제 1 도전체층, 제 2 도전체층 및제 3 도전체층의조합에의해병렬로전기적접속된다. 디바이스의개별그룹이보다복잡한회로를형성하도록상호접속될수 있다. 최종회로는상당히얇은플렉스-회로일수 있다.

100. 发明公开

KR1020160038031A 기판 상의 상이한 재료들로부터 핀들을 형성하는 방법 审中-实审
标题翻译：在基材上形成不同材料的铁的方法
公开(公告)号：KR1020160038031A
公开(公告)日：2016-04-06
申请号：KR1020167005361
申请日：2014-07-25
申请人： 퀄컴 인코포레이티드
发明人： 송,스탠리승철 , 왕,총제 , 옙,초페이
IPC分类号： H01L21/8234 , H01L21/84 , H01L21/8258 , H01L21/02 , H01L27/12 , H01L29/10 , H01L29/78
CPC分类号： H01L27/1207 , H01L21/02365 , H01L21/823431 , H01L21/8258 , H01L21/845 , H01L27/1211 , H01L29/1033 , H01L29/1037 , H01L29/16 , H01L29/20 , H01L29/785
摘要： 상이한재료들로이루어진핀들을형성하는방법은상부표면을갖는제 1 재료의층을포함하는기판을제공하는단계, 기판의제 2 부분을노출시킨상태로마스크를형성시키기위해기판의제 1 부분을마스킹하는단계, 제 2 부분에제 1 개구를에칭하는단계, 제 1 재료의층의상부표면의레벨까지제 1 개구에제 2 재료의바디를형성하는단계, 마스크를제거하는단계및 제 1 부분에제 1 재료의핀들을형성하고제 2 부분에제 2 재료의핀들을형성하는단계를포함한다. 적어도 2개의상이한재료들로형성된핀들을갖는 finFET 디바이스가또한개시된다.

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