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91. 发明公开

KR1020080038045A 반도체 트랜지스터, 메모리 셀, 정보 저장 방법 및 메모리셀 저장 방법 无效
标题翻译：可修改的门架存储元件
公开(公告)号：KR1020080038045A
公开(公告)日：2008-05-02
申请号：KR1020070107981
申请日：2007-10-25
申请人： 키몬다 아게
发明人： 크레우플프란즈
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/78 , G11C13/0004 , G11C13/0007 , G11C13/0011 , G11C2213/31 , G11C2213/32 , G11C2213/53 , G11C2213/71 , H01L29/0673 , H01L29/42324 , H01L29/42368 , H01L29/42376 , H01L29/513 , H01L29/517 , H01L29/66825 , H01L29/66833 , H01L29/7881 , H01L29/7887 , H01L21/28273
摘要： A semiconductor transistor, a memory cell, an information storage method, and a memory cell storage method are provided to store information using a variation in an on-resistance of a transistor by generating a non-charge-storage based physical change in a gate stack layer. A semiconductor transistor includes a source(302), a drain(304), a channel(305), a gate oxide layer(308), a gate electrode(312), and a modifiable gate stack layer(310). The gate oxide layer is arranged on the channel. The modifiable gate stack layer is arranged between the gate oxide layer and the gate electrode. The modifiable gate stack layer includes a resistive switching element. The conductibility of the resistive switching element is changed to vary an on-resistance of the semiconductor transistor. The semiconductor transistor stores information according to a variation in the on-resistance of the semiconductor transistor.
摘要翻译：提供半导体晶体管，存储单元，信息存储方法和存储单元存储方法，以通过在栅极堆叠中产生基于非电荷存储的物理变化来使用晶体管的导通电阻的变化来存储信息层。半导体晶体管包括源极（302），漏极（304），沟道（305），栅极氧化物层（308），栅极电极（312）和可修改栅极堆叠层（310）。栅极氧化物层设置在沟道上。可修改的栅堆叠层布置在栅极氧化层和栅电极之间。可修改的栅叠层包括电阻式开关元件。改变电阻式开关元件的导电性以改变半导体晶体管的导通电阻。半导体晶体管根据半导体晶体管的导通电阻的变化来存储信息。

92. 发明授权

KR100807981B1 반도체 소자 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100807981B1
公开(公告)日：2008-02-28
申请号：KR1020060118810
申请日：2006-11-29
申请人： 동부일렉트로닉스 주식회사
发明人： 홍지호
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66636 , H01L21/28035 , H01L21/28123 , H01L21/28247 , H01L29/42376 , H01L29/4916 , H01L29/66575 , H01L29/78 , H01L29/665
摘要： A semiconductor device is provided to minimize the size of a device by reducing the width of polysilicon while using conventional fabricating equipment. A polysilicon material and a mask material are continuously deposited on a substrate(1) including an oxide layer and are patterned to form a polysilicon layer(3) and a mask layer. The mask material can be a silicon oxide layer(4). The mask layer and the polysilicon layer are patterned to reduce the width of the polysilicon layer wherein the mask layer can be reduced in thickness. An insulation material is deposited on the resultant structure and is patterned to form a space on the side of the polysilicon layer. A source region and a drain region are formed in a predetermined region of the substrate at both sides of the spacer.
摘要翻译：提供半导体器件，以通过在使用传统的制造设备的同时减小多晶硅的宽度来最小化器件的尺寸。多晶硅材料和掩模材料被连续地沉积在包括氧化物层的衬底（1）上并被图案化以形成多晶硅层（3）和掩模层。掩模材料可以是氧化硅层（4）。图案化掩模层和多晶硅层以减小多晶硅层的宽度，其中掩模层可以减小厚度。在所得结构上沉积绝缘材料，并将其图案化以在多晶硅层的侧面上形成空间。源极区域和漏极区域形成在衬底的预定区域中的间隔物的两侧。

93. 发明公开

KR1020070071445A 폴리머를 이용한 반도체 소자의 게이트 형성 방법 失效
标题翻译：聚合物形成半导体器件栅的方法
公开(公告)号：KR1020070071445A
公开(公告)日：2007-07-04
申请号：KR1020050134898
申请日：2005-12-30
申请人： 동부일렉트로닉스 주식회사
发明人： 곽성호 , 김성무
IPC分类号： H01L29/78 , H01L21/027
CPC分类号： H01L29/42376 , H01L21/28114 , H01L21/28123 , H01L21/28194 , H01L29/66537 , H01L29/66553 , H01L29/7833
摘要： A method for forming a gate of a semiconductor device using polymer is provided to form a gate of a semiconductor device not higher than the resolution of a photolithography process by using polymer and implantation of impurities of an opposite conductivity type. An insulation layer(20) is formed on a silicon substrate(10). A first photoresist pattern(21) is formed on the insulation layer. A first ion implantation process using the first photoresist pattern as a mask is performed to form an LDD region(40,40a). Polymer is formed in the periphery of the first photoresist pattern to form an opening exposing a predetermined width of the insulation layer. The polymer can be polymer of the same kind as the first photoresist pattern, formed by using mixture gas including carbon and fluorine. The insulation layer exposed by the opening is etched by using the first photoresist pattern and the polymer as a mask. A second ion implantation process using impurities of an opposite conductivity type to that of the first ion implantation process is performed by using the first photoresist pattern and the polymer as a mask. A gate insulation layer(70) and a polysilicon layer(80) are formed on the front surface of the substrate. A second photoresist pattern(81) is formed on the polysilicon layer. The polysilicon layer is etched to form a gate by using the second photoresist pattern as a mask.
摘要翻译：提供了使用聚合物形成半导体器件的栅极的方法，以通过使用聚合物和相对导电类型的杂质的注入来形成不高于光刻工艺的分辨率的半导体器件的栅极。在硅衬底（10）上形成绝缘层（20）。第一光致抗蚀剂图案（21）形成在绝缘层上。执行使用第一光致抗蚀剂图案作为掩模的第一离子注入工艺以形成LDD区域（40,40a）。在第一光致抗蚀剂图案的周围形成聚合物以形成暴露预定宽度的绝缘层的开口。聚合物可以是通过使用包括碳和氟的混合气形成的与第一光致抗蚀剂图案相同种类的聚合物。通过使用第一光致抗蚀剂图案和聚合物作为掩模来蚀刻由开口暴露的绝缘层。使用第一光致抗蚀剂图案和聚合物作为掩模来进行使用与第一离子注入工艺相反的导电类型的杂质的第二离子注入工艺。在基板的前表面上形成栅极绝缘层（70）和多晶硅层（80）。第二光致抗蚀剂图案（81）形成在多晶硅层上。通过使用第二光致抗蚀剂图案作为掩模蚀刻多晶硅层以形成栅极。

94. 发明授权

KR100733446B1 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 失效
标题翻译：制造具有烧瓶式凹槽门的半导体器件的方法
公开(公告)号：KR100733446B1
公开(公告)日：2007-06-29
申请号：KR1020050109554
申请日：2005-11-16
申请人： 에스케이하이닉스 주식회사
发明人： 김세진 , 남기원
IPC分类号： H01L21/336
CPC分类号： H01L21/823437 , H01L21/28114 , H01L29/4236 , H01L29/42376 , H01L29/66621
摘要： 본 발명은 오버래이 마진을 개선하고, 리프레시 특성을 개선시키는 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 패드산화막을 형성하는 단계; 상기 패드산화막 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 설정 폭보다 작은 제1리세스가 정의된 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 상기 하드마스크를 식각하여 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴으로 상기 패드산화막과 상기 반도체 기판의 소정 부분을 식각하여 제1리세스를 형성하는 단계; 상기 하드마스크패턴과 상기 제1리세스의 표면을 따라 스텝커버리지가 낮은 형태로 스페이서를 형성하는 단계; 상기 스페이서를 식각배리어로 상기 제1리세스 아래의 반도체 기판을 식각하여 제1리세스보다 폭이 크고 라운드진 제2리세스를 형성하는 단계; 상기 패드산화막과 상기 제1리세스의 측벽에 잔류하는 스페이서를 제거하는 단계; 상기 제1리세스와 제2리세스로 이루어진 리세스의 표면 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 제1 및 제2리세스 내부에 일부가 매립되며 상기 제1리세스보다 큰 폭을 갖는 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 오버래이 마진개선과 채널길이의 증가로 소자의 리프레시 특성이 크게 개선되고, 반도체 소자의 고 집적화, 수율 향상, 생산 단가 하락을 가능하게 하는 효과가 있다.
플라스크형 리세스, 스페이서, 오정렬, 등방성 식각
摘要翻译：本发明提供一种制造半导体器件的方法，该半导体器件具有用于改善覆盖裕度并改善刷新特性的烧瓶型凹槽栅，该方法包括：在半导体衬底上形成衬垫氧化膜; 在垫氧化膜上形成硬掩模; 在所述硬掩模上形成光致抗蚀剂图案，所述光致抗蚀剂图案限定小于设定宽度的第一凹陷; 使用光致抗蚀剂图案作为蚀刻掩模蚀刻硬掩模以形成硬掩模图案; 用硬掩模图案蚀刻衬垫氧化物膜和半导体衬底的预定部分以形成第一凹槽; 沿着硬掩模图案和第一凹槽的表面以低台阶覆盖形式形成间隔件; 用隔离物将第一凹槽下方的半导体衬底蚀刻到蚀刻阻挡层中以形成比第一凹槽更宽且圆化的第二凹槽; 去除残留在第一凹槽侧壁上的垫氧化膜和垫片; 在由第一凹槽和第二凹槽组成的凹槽的表面上形成栅极绝缘膜; 并且在栅极绝缘层上形成部分埋入第一凹槽和第二凹槽中并且宽度大于第一凹槽宽度的栅极图案，随着沟道长度的增加，器件的更新特性大大改善，并且半导体器件的高集成度，成品率的提高和生产成本的降低是可能的。

95. 发明公开

KR1020070066437A 반도체 소자의 게이트 형성방법 有权
标题翻译：在半导体器件中形成栅极的方法
公开(公告)号：KR1020070066437A
公开(公告)日：2007-06-27
申请号：KR1020050127608
申请日：2005-12-22
申请人： 매그나칩 반도체 유한회사
发明人： 원용식
IPC分类号： H01L21/336
CPC分类号： H01L21/28035 , H01L21/31111 , H01L21/32139 , H01L27/146 , H01L29/42376
摘要： A method for forming a gate of a semiconductor device is provided to improve CD nonuniformity of a gate caused by a difference of a pattern density by protecting an oxide layer for a hard mask in a region of a high pattern density while using a photoresist layer pattern and by reducing the CD of an oxide layer for a hard mask in a region of a low pattern density. A polysilicon layer, an oxide layer(203) and a nitride layer are sequentially deposited on a semiconductor substrate(200) in which regions of high and low pattern densities are defined. The nitride layer and the oxide layer are selectively etched wherein the CD of the nitride layer and the oxide layer in the region of the high pattern density more increases than that of the nitride layer and the oxide layer in the region of the low pattern density. The oxide layer in the region of the low pattern density is selectively and laterally etched by a predetermined thickness. The residual nitride layer is selectively eliminated. The polysilicon layer is etched by using the residual oxide layer as an etch mask. The lateral etch process of the oxide layer in the region of the low pattern density is performed in a manner that the CD of the oxide layer in the region of the low pattern density becomes the same as that of the oxide layer in the region of the high pattern density.
摘要翻译：提供一种用于形成半导体器件的栅极的方法，以通过在高图案密度的区域中保护用于硬掩模的氧化物层，同时使用光致抗蚀剂层图案来改善由图案密度的差异引起的栅的CD不均匀性并且通过在低图案密度的区域中减少用于硬掩模的氧化物层的CD。多晶硅层，氧化物层（203）和氮化物层顺序地沉积在半导体衬底（200）上，其中限定了高和低图案密度的区域。选择性地蚀刻氮化物层和氧化物层，其中高图案密度区域中的氮化物层的CD和氧化物层比低图案密度区域中的氮化物层和氧化物层的CD增加。低图案密度区域中的氧化物层被选择性地和横向蚀刻预定厚度。残留的氮化物层被选择性地消除。通过使用残留氧化物层作为蚀刻掩模蚀刻多晶硅层。以低图案密度的区域中的氧化物层的横向蚀刻工艺以低图案密度区域中的氧化物层的CD变得与氧化物层的区域中的氧化物层的相同高图案密度。

96. 发明公开

KR1020070032653A 트렌치 게이트 ＭＯＳＦＥＴ 및 그 제조 방법 失效
标题翻译： 트렌치게이트MOSFET및그제조방법
公开(公告)号：KR1020070032653A
公开(公告)日：2007-03-22
申请号：KR1020067024009
申请日：2005-04-26
申请人： 실리코닉스 인코퍼레이티드
发明人： 패타나약디바엔. , 베이여밍 , 테릴카일 , 유에크리스티나 , 쉬로버트 , 루이캄홍 , 첸쿠오인 , 샤이샤론
IPC分类号： H01L29/78
CPC分类号： H01L29/7813 , H01L29/0696 , H01L29/407 , H01L29/41741 , H01L29/4236 , H01L29/42368 , H01L29/42376 , H01L29/4238 , H01L29/66734 , H01L29/7811 , H01L29/063
摘要： A trench-gated transistor is provided which is formed in a semiconductor die. The transistor comprises an arrangement of annular trenches, each of said trenches being separated from an adjacent trench by an annular mesa; and a source metal layer (224) and a gate metal layer (524), said gate metal layer (524) comprising a plurality of gate metal legs that extend radially outward from a central area toward a perimeter of said die, said source metal layer (224) comprising a plurality of sections located between said gate metal legs.
摘要翻译：提供沟槽栅晶体管，其形成在半导体管芯中。晶体管包括环形沟槽的排列，每个所述沟槽通过环形台面与相邻沟槽分开; 和源极金属层（224）以及栅极金属层（524），所述栅极金属层（524）包括从中心区域朝向所述管芯的周边径向向外延伸的多个栅极金属腿，所述源极金属层（224）包括位于所述栅极金属腿之间的多个部分。

97. 发明授权

KR100544547B1 집적 금속-절연체-금속 커패시터 및 금속 게이트 트랜지스터 失效
标题翻译：集成金属绝缘体 - 金属电容器和金属栅极晶体管
公开(公告)号：KR100544547B1
公开(公告)日：2006-01-24
申请号：KR1020030054922
申请日：2003-08-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 클레벤저,로렌스에이. , 수,루이스엘. , 웡,광혼
IPC分类号： H01L27/108
CPC分类号： H01L21/28194 , H01L21/28079 , H01L21/28088 , H01L21/28114 , H01L27/0629 , H01L27/10805 , H01L27/1085 , H01L27/10885 , H01L29/42376 , H01L29/495 , H01L29/4958 , H01L29/4966 , H01L29/51 , H01L29/517 , H01L29/66545
摘要： 절연체에 의해 분리되는 금속 플레이트들을 각각 갖는 한 쌍의 커패시터와 상기 커패시터에 전기적으로 접속되는 금속 게이트 반도체 트랜지스터들을 포함하는 집적회로구조가 개시된다. 트랜지스터들의 금속 게이트와 커패시터들 각각의 금속 플레이트들 중의 하나는 집적회로구조 내에서 동일한 금속레벨을 포함한다. 보다 상세하게는, 각각의 커패시터는 하부 금속 플레이트 수직 상부에 상부 금속 플레이트를 갖는 수직 커패시터를 포함하며, 트랜지스터들의 각각의 금속 게이트와 커패시터들의 각각의 상부 금속 플레이트는 집적회로구조에서 동일한 금속레벨을 포함한다.
금속 게이트, 금속-절연체-금속 커패시터

98. 发明授权

KR100518639B1 반도체 소자 및 그 제조방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100518639B1
公开(公告)日：2005-10-04
申请号：KR1020030100726
申请日：2003-12-30
申请人： 동부일렉트로닉스 주식회사
发明人： 고관주
IPC分类号： H01L21/335
CPC分类号： H01L29/66484 , H01L21/28114 , H01L29/42376 , H01L29/66621 , H01L29/7831 , H01L29/7834
摘要： 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 주 게이트 패턴의 예정영역에 일련의 주 게이트 패턴용 트랜치를 형성함과 아울러, 이 트랜치의 내부에 일정 두께의 절연막을 추가 형성하고, 해당 트랜치를 채우는 주 게이트 패턴의 규모가 이 절연막의 두께에 의해 자연스럽게 결정될 수 있도록 함으로써, 최종 완성되는 주 게이트 패턴이 기존 사진 식각공정의 한계에서 벗어나, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도할 수 있다.
또한, 본 발명에서는 주 게이트 패턴의 예정영역에 일정 깊이의 주 게이트 패턴용 트랜치를 형성하여, 해당 주 게이트 패턴이 트랜치를 채우는 형태로 구현될 수 있도록 하고, 이를 통해, 주 게이트 패턴의 형상에 기인한 전류 흐름 경로를 트랜치의 깊이 만큼 자연스럽게 늘림으로써, 최종 완성되는 주 게이트 패턴이 공핍 현상 등과 같은 문제점 유발 없이도, 최적의 미세화 규모를 안정적으로 형성할 수 있도록 유도할 수 있다.
이러한 일련의 트랜치 형성조치, 절연막 형성조치, 주 게이트 패턴 매립 조치 등을 통해, 주 게이트 패턴의 규모가 최소화되면서도, 트랜지스터의 전류 흐름 경로가 증가되는 경우, 최종 완성되는 반도체 소자의 품질은 자연스럽게 일정 수준 이상으로 향상될 수 있게 된다.

99. 发明公开

KR1020050080940A 트랜지스터들 및 그 제조방법들 失效
标题翻译：晶体管及其制造方法
公开(公告)号：KR1020050080940A
公开(公告)日：2005-08-18
申请号：KR1020040009122
申请日：2004-02-11
申请人： 삼성전자주식회사
发明人： 김동현 , 송두헌 , 이상현 , 서형원 , 원대중
IPC分类号： H01L21/336
CPC分类号： H01L29/66537 , H01L21/823437 , H01L21/823487 , H01L27/10852 , H01L27/10876 , H01L29/1041 , H01L29/42376 , H01L29/66621
摘要： 본 발명은 트랜지스터들 및 그 제조방법들을 제공한다. 이 트랜지스터들 및 그 제조방법들은 반도체 장치의 구동 동안 트랜지스터의 전류 특성을 배가시키는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터들 및 그 제조방법들은 반도체 기판에 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 채널부 홀이 위치되도록 형성한다. 상기 채널부 홀을 채우고 동시에 활성 영역 상에 배치된 라인 패턴을 형성한다. 그리고, 상기 라인 패턴 아래에 위치되도록 반도체 기판에 채널 영역이 배치된다. 상기 채널 영역은 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 채널부 홀의 하부를 감싼다. 이를 통해서, 상기 트랜지스터를 갖는 반도체 장치는 전류 구동 능력이 향상된 트랜지스터를 구비해서 사용자의 욕구에 대응할 수 있게 해준다.

100. 发明授权

KR100506823B1 반도체 장치의 제조 방법 失效
公开(公告)号：KR100506823B1
公开(公告)日：2005-08-10
申请号：KR1020030083783
申请日：2003-11-24
申请人： 삼성전자주식회사
发明人： 진유승 , 안종현 , 유혁주
IPC分类号： H01L21/336
CPC分类号： H01L29/4925 , H01L21/28035 , H01L21/28044 , H01L21/28052 , H01L21/28114 , H01L21/823425 , H01L21/823437 , H01L21/823443 , H01L21/823468 , H01L29/42376 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/78 , H01L29/7833
摘要： 반도체 장치의 제조방법이 개시되어 있다. 액티브 영역이 정의된 반도체 기판 상에 게이트 절연막 및 게이트 전극을 차례로 형성한다. 게이트 전극을 포함하는 반도체 기판 상에 평탄화층을 형성한다. 액티브 영역이 노출되지 않도록 평탄화층을 제거하여 게이트 전극의 상면을 노출시킨다. 노출된 게이트 전극의 상면 상에 선택적으로 실리콘 에피택시얼층을 형성한 후, 상기 평탄화층을 제거한다. 게이트 전극 및 실리콘 에피택시얼층의 측면 상에 게이트 스페이서를 형성한 후, 게이트 전극 양측의 액티브 영역의 표면에 소오스/드레인 영역을 형성한다. 소오스/드레인 영역을 제외한 게이트 영역에만 선택적으로 실리콘 에피택시얼층을 성장시킴으로써, 안정적인 게이트 저항을 확보하고 게이트 전극과 소오스/드레인 영역 사이의 기생 커패시턴스를 줄일 수 있다.

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