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1. 发明授权

KR102067014B1 어드레스 리매핑이 가능한 메모리 시스템 有权
公开(公告)号：KR102067014B1
公开(公告)日：2020-02-11
申请号：KR1020140001222
申请日：2014-01-06
申请人： 삼성전자주식회사
发明人： 박미경 , 이동양 , 임선영 , 정부일 , 정주연 , 조성호 , 최희주 , 추민엽 , 한혁
IPC分类号： G06F12/02 , G06F12/10

2. 发明公开

KR1020170026814A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170026814A
公开(公告)日：2017-03-09
申请号：KR1020150121910
申请日：2015-08-28
申请人： 삼성전자주식회사
发明人： 한혁 , 박제헌 , 윤기현 , 이창원 , 임현석 , 하주연
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , H01L21/76847 , H01L21/76856 , H01L21/76862 , H01L21/76876 , H01L21/76877 , H01L23/53266 , H01L23/535 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575
摘要： 반도체장치및 그제조방법이제공된다. 반도체장치는하부도전체를포함하는하부구조체; 상기하부구조체상에서, 상기하부도전체를노출시키는오프닝을갖는상부구조체; 및상기오프닝을채우며상기하부도전체와연결되는연결구조체를포함한다. 여기서, 상기연결구조체는, 상기오프닝의내벽을덮으며상기오프닝내에리세스영역을정의하는제 1 텅스텐막; 및상기제 1 텅스텐막상에서상기리세스영역을채우는제 2 텅스텐막을포함하되, 상기제 2 텅스텐막에서그레인사이즈는상기연결구조체의하부부분보다상기연결구조체의상부부분에서클 수있다.
摘要翻译：半导体器件包括下结构，其包括下导体，具有露出下结构上的下导体的开口的上结构，以及填充该开口并连接到下导体的连接结构。连接结构包括覆盖开口的内表面并且限定开口中的凹陷区域的第一钨层和填充第一钨层上的凹陷区域的第二钨层。连接结构的上部的第二钨层的粒径大于连接结构的下部的第二钨层的粒径。

3. 发明公开

KR1020130100459A 비휘발성 메모리 장치 및 그 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020130100459A
公开(公告)日：2013-09-11
申请号：KR1020120021672
申请日：2012-03-02
申请人： 삼성전자주식회사
发明人： 임태수 , 윤기현 , 이정길 , 임현석 , 한혁 , 이명범
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/788 , H01L21/28273 , H01L21/28282 , H01L27/11529 , H01L27/11543 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11578 , H01L27/11582 , H01L29/7881 , H01L29/792 , H01L29/45
摘要： PURPOSE: A nonvolatile memory device and a manufacturing method thereof are provided to improve a signal transmission speed in a cell array region and a peripheral circuit region. CONSTITUTION: A memory gate pattern and a non-memory gate pattern are separately formed on a substrate (1). The substrate includes a memory region and a non-memory region. The non-memory gate pattern includes an ohmic layer (8). The memory gate pattern does not include the ohmic layer. The memory gate pattern includes a tunnel insulation layer (3a), a floating gate pattern (5a), a blocking insulation layer (7), and a control gate electrode (9a).
摘要翻译：目的：提供一种非易失性存储器件及其制造方法，以提高单元阵列区域和外围电路区域中的信号传输速度。构成：存储器栅极图案和非存储器栅极图案分别形成在衬底（1）上。衬底包括存储区和非存储区。非存储器栅极图案包括欧姆层（8）。存储器栅极图案不包括欧姆层。存储器栅极图案包括隧道绝缘层（3a），浮动栅极图案（5a），阻挡绝缘层（7）和控制栅电极（9a）。

4. 发明公开

KR1020150085301A 메모리 시스템의 동작 방법 및 이를 포함하는 메모리 시스템의 초기화 방법 审中-实审
标题翻译：操作存储器系统的方法和包括其的存储器系统的初始化方法
公开(公告)号：KR1020150085301A
公开(公告)日：2015-07-23
申请号：KR1020140005020
申请日：2014-01-15
申请人： 삼성전자주식회사
发明人： 임선영 , 추민엽 , 박미경 , 이동양 , 정부일 , 정주연 , 한혁
IPC分类号： G06F13/14 , G06F12/00 , G06F9/24 , G06F11/00
CPC分类号： G06F11/0793 , G06F9/445 , G06F11/073 , G06F11/1004 , G06F11/1417
摘要： 메모리시스템의동작방법에서는메모리장치에포함되는비휘발성메모리및 휘발성메모리중 상기비휘발성메모리에저장된부트코드및 불량정보에기초하여하드웨어를초기화시킨다. 호스트가불량정보에기초하여메모리컨트롤러에포함되는내부메모리및 메모리장치의안전영역에서데이터를처리한다. 호스트및 메모리컨트롤러가불량정보(FI)에기초하여메모리장치내의불량영역에상응하는물리적어드레스(PA)에액세스하는것을차단하여메모리시스템의오동작을방지할수 있고, 불량정보(FI)를호스트및 메모리컨트롤러가포함되는시스템레벨로전달할수 있다.
摘要翻译：本发明涉及一种操作存储器系统的方法，该存储器系统基于包括在存储器件中的非易失性存储器和易失性存储器，基于存储在非易失性存储器中的引导代码和故障信息来初始化硬件。主机根据故障信息处理内部存储器中的安全区域中的数据和包含在存储器控制器中的存储器件。主机和存储器控制器通过基于故障信息（FI）阻止对对应于存储器设备中的故障区域的物理地址（PA）的访问来防止存储器系统的故障，并将故障信息（FI）发送到系统级，包括主机和内存控制器。

5. 发明公开

KR1020150055946A 메모리 장치의 복구 방법 및 메모리 장치를 구비하는 시스템의 부팅 방법 审中-实审
标题翻译：用于重新记录存储器装置和打包包括存储器件的系统的方法
公开(公告)号：KR1020150055946A
公开(公告)日：2015-05-22
申请号：KR1020130138555
申请日：2013-11-14
申请人： 삼성전자주식회사
发明人： 추민엽 , 정부일 , 김도근 , 박미경 , 이동양 , 임선영 , 정주연 , 한혁
IPC分类号： G06F11/16 , G06F12/00 , G06F9/24
CPC分类号： G11C29/04 , G11C29/78 , G11C29/785 , G11C29/88
摘要： 메모리장치는부트메모리영역, 일반메모리영역및 여분메모리영역을포함한다. 메모리장치의복구방법은부트메모리영역의제1 불량메모리셀들을포함하는제1 불량메모리유닛들을배제하거나여분메모리영역의부트복구메모리유닛들로대체하여부트메모리영역을복구하는단계; 및부트메모리영역을복구한후, 일반메모리영역의제2 불량메모리셀들을포함하는제2 불량메모리유닛들을배제하거나여분메모리영역의복수의복구메모리유닛들중 부트복구메모리유닛들을제외한복구메모리유닛들로대체하여일반메모리영역을복구하는단계를포함한다.
摘要翻译：存储装置包括：引导存储器区域; 一般记忆区; 和一个备用存储区。在存储装置中使用的恢复方法包括以下步骤：排除包括引导存储器区域中的第一缺陷存储器单元的第一缺陷存储器单元，或者用备用存储器区域中的恢复存储器单元替换第一缺陷存储器单元，以恢复引导存储器区域 ; 并且在恢复所述引导存储器区域以恢复所述一般存储器之后，将除了所述引导恢复存储器单元之外的所述备用存储器区域中的所述恢复存储器单元替换为所述第二缺陷存储器单元，区。

6. 发明公开

KR1020140112263A 메모리 장치 및 이의 제조 방법 审中-实审
标题翻译：存储器件及其制造方法
公开(公告)号：KR1020140112263A
公开(公告)日：2014-09-23
申请号：KR1020130026790
申请日：2013-03-13
申请人： 삼성전자주식회사
发明人： 한혁 , 김일우 , 이정길 , 권용일 , 이명범
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/28
CPC分类号： H01L29/78 , H01L21/76805 , H01L21/76831 , H01L27/11529 , H01L29/66825
摘要： A memory device comprises: a gate structure which includes a first conductive film pattern and a second conductive film pattern, having a smaller resistance than the first conductive film pattern, wherein the first conductive film pattern and the second conductive film pattern are sequentially stacked on a substrate; a contact plug penetrating through the second conductive film pattern and a part of the first conductive film pattern in which a side wall directly comes into contact with at least a part of the second conductive film pattern; and a spacer which surrounds a part of the side wall of the contact plug and comes into contact with the gate structure.
摘要翻译：存储器件包括：栅极结构，其包括具有比第一导电膜图案更小的电阻的第一导电膜图案和第二导电膜图案，其中第一导电膜图案和第二导电膜图案依次堆叠在基质; 穿过第二导电膜图案的接触插塞和第一导电膜图案的一部分，其中侧壁直接与第二导电膜图案的至少一部分接触; 以及围绕接触塞的侧壁的一部分并与栅极结构接触的间隔件。

7. 发明公开

KR1020140009711A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140009711A
公开(公告)日：2014-01-23
申请号：KR1020120076213
申请日：2012-07-12
申请人： 삼성전자주식회사
发明人： 한혁 , 권용일 , 오정석 , 유태선 , 이정길
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11531 , H01L21/28273 , H01L23/52 , H01L27/11521 , H01L27/11526 , H01L27/11529 , H01L27/11536 , H01L27/11539 , H01L29/42328 , H01L29/4238 , H01L29/4941 , H01L29/788 , H01L29/7881 , H01L2924/0002 , H01L2924/00
摘要： According to one embodiment of the present invention, a semiconductor device includes a lower insulating pattern arranged on a semiconductor substrate, a lower gate pattern made of polysilicon doped with impurity and arranged on the lower insulating pattern, a residual insulating pattern having an opening part partly exposing the upper part of the lower gate pattern, an upper gate pattern filling the opening part and arranged on the residual insulating pattern, and a diffusion stop pattern extended between the upper gate pattern and the residual insulating pattern and partly touching the upper part of the lower gate pattern.
摘要翻译：根据本发明的一个实施例，半导体器件包括布置在半导体衬底上的下绝缘图案，由掺杂有杂质的多晶硅制成的下栅极图案并且布置在下绝缘图案上，残留绝缘图案部分地具有开口部分暴露下栅极图案的上部，填充开口部并布置在残留绝缘图案上的上栅极图案，以及在上栅极图案和残留绝缘图案之间延伸的部分接触上部栅极图案的扩散停止图案下门模式。

8. 发明公开

KR1020120038810A 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020120038810A
公开(公告)日：2012-04-24
申请号：KR1020100100465
申请日：2010-10-14
申请人： 삼성전자주식회사
发明人： 한혁 , 이병규 , 홍진기 , 이창원 , 이응준 , 박제헌 , 이정길
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/7827 , H01L27/11582 , H01L29/66666 , H01L29/7926 , H01L21/823487
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to uniformly etch a first conductive film regardless of a level of gap regions, thereby improving reliability of the semiconductor device. CONSTITUTION: An insulating structure which includes insulation patterns(120a,120Ua) laminated by being separated from each other is formed on a substrate. Gap regions(145L,145,145U) between the adjacent insulation patterns are defined. A first conductive film is formed by covering a sidewall of the insulating structure and filling the gap regions. A second conductive film is formed by covering the first conductive film on the sidewall of the insulating structure. The thickness of the second conductive film on the upper sidewall of the insulating structure is greater than the thickness of the second conductive film on the lower sidewall of the insulating structure.
摘要翻译：目的：提供半导体器件及其制造方法以均匀地蚀刻第一导电膜，而不管间隙区域的水平如何，从而提高半导体器件的可靠性。构成：在基板上形成由绝缘层（120a，120ua）彼此分离而形成的绝缘结构。定义相邻绝缘图案之间的间隙区域（145L，145,145U）。通过覆盖绝缘结构的侧壁并填充间隙区域形成第一导电膜。通过覆盖绝缘结构的侧壁上的第一导电膜形成第二导电膜。绝缘结构的上侧壁上的第二导电膜的厚度大于绝缘结构的下侧壁上的第二导电膜的厚度。

9. 发明公开

KR1020170128670A 반도체 소자 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020170128670A
公开(公告)日：2017-11-23
申请号：KR1020160058243
申请日：2016-05-12
申请人： 삼성전자주식회사
发明人： 한혁 , 임지운 , 김도형 , 임현석
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , H01L21/30604 , H01L21/3115 , H01L23/5226 , H01L23/528 , H01L27/1157 , H01L29/0649 , H01L29/36
摘要： 반도체소자를제공한다. 이반도체소자는제1 및제2 층간절연층들을포함한다. 상기제1 및제2 층간절연층들사이에수평도전성패턴이배치된다. 상기제1 및제2 층간절연층들, 및상기수평도전성패턴을관통하는수직구조체들이배치된다. 상기제1 및제2 층간절연층들의각각은불순물농도가서로다른영역들을포함한다.
摘要翻译：提供了一种半导体器件。第二导体元件包括第一和第二层间绝缘层。水平导电图案设置在第一和第二层间绝缘层之间。设置第一和第二层间绝缘层以及穿过水平导电图案的垂直结构。第一和第二层间绝缘层中的每一个都包括具有不同杂质浓度的区域。

10. 发明授权

KR101755635B1 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101755635B1
公开(公告)日：2017-07-10
申请号：KR1020100100465
申请日：2010-10-14
申请人： 삼성전자주식회사
发明人： 한혁 , 이병규 , 홍진기 , 이창원 , 이응준 , 박제헌 , 이정길
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/7827 , H01L27/11582 , H01L29/66666 , H01L29/7926
摘要： 반도체소자및 제조방법이제공된다. 반도체소자의제조방법은서로이격되어적층된절연패턴들을포함하는절연구조체를기판상에형성하되, 서로인접한절연패턴들사이에갭 영역들이정의되는것, 갭영역들을채우고, 절연구조체의측벽을덮는제1 도전막을형성하는것, 및절연구조체의측벽상의제1 도전막을덮는제2 도전막을형성하는것을포함하되, 절연구조체의상부의측벽상의제2 도전막의두께는절연구조체의하부의측벽상의제2 도전막의두께보다크다.
摘要翻译：提供了一种半导体器件和制造方法。一种制造半导体器件以形成绝缘结构，其包括在基板上相互隔开的层叠绝缘图案的方法，所述间隙区域被相邻的绝缘图案doeneungeot之间限定，其填充所述间隙区域中，覆盖所述绝缘结构的侧壁第一导电haneungeot形成膜，并包括在在所述绝缘结构的第二导电膜厚度的第一导电的第二导电层，覆盖膜的分离的结构壁的形成，上侧壁具有在所述绝缘结构，所述侧壁的下部的第二导电大于电影的厚度。

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