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1. 发明授权

KR100812237B1 임베디드 플래시 메모리 장치의 제조 방법 失效
标题翻译：嵌入式闪存存储器件的制作方法
公开(公告)号：KR100812237B1
公开(公告)日：2008-03-10
申请号：KR1020060081082
申请日：2006-08-25
申请人： 삼성전자주식회사
发明人： 문정호 , 권철순 , 유재민 , 정영천 , 윤인구 , 임병철
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/105 , H01L27/11526 , H01L27/11539 , H01L21/28273 , H01L21/31144
摘要： A method for manufacturing an embedded flash memory device is provided to enhance the reliability of the embedded flash memory device by preventing deterioration of logic conformity in a logic region. A first region and a second region are defined on a semiconductor substrate(110). A floating gate structure is formed to interpose a first gate insulating layer pattern(114a) into the first region. A second gate insulating layer(125) is formed on the semiconductor substrate of the first region and the second region including the floating gate structure. A well is formed within the semiconductor substrate of the second region including the second gate insulating layer. The first and the second region correspond to a flash memory cell region and a logic region. The logic region includes a low voltage region and a high voltage region. The second gate insulating layer of the high voltage region is thicker than a first gate insulating layer pattern.
摘要翻译：提供一种用于制造嵌入式闪速存储器件的方法，以通过防止逻辑区域中逻辑一致性的恶化来增强嵌入式闪存器件的可靠性。第一区域和第二区域被限定在半导体衬底（110）上。形成浮置栅极结构以将第一栅极绝缘层图案（114a）插入到第一区域中。第二栅极绝缘层（125）形成在第一区域的半导体衬底上，而第二区域包括浮动栅极结构。在包括第二栅极绝缘层的第二区域的半导体衬底内形成阱。第一和第二区域对应于闪存单元区域和逻辑区域。逻辑区域包括低电压区域和高电压区域。高电压区域的第二栅极绝缘层比第一栅极绝缘层图案厚。

2. 发明授权

KR100624290B1 플래쉬 메모리 소자의 제조 방법 失效
标题翻译：闪存器件的制造方法
公开(公告)号：KR100624290B1
公开(公告)日：2006-09-19
申请号：KR1020040043618
申请日：2004-06-14
申请人： 에스티마이크로일렉트로닉스 엔.브이. , 에스케이하이닉스 주식회사
发明人： 이승철 , 송필근 , 박상욱
IPC分类号： H01L27/115
CPC分类号： H01L27/11539 , H01L27/11526 , H01L27/11536 , H01L27/11541 , H01L27/11543
摘要： 본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 게이트 형성 공정시의 식각 손상을 회복시키기 위해 H
2 리치 분위기의 제 1 급속 열 산화 공정을 실시하고, 셀 트랜지스터의 접합부 및 주변회로 트랜지스터의 소오스/드레인 접합부를 형성하기 위한 이온 주입 공정 후에 이온 활성화를 위해 H
2 리치 분위기의 제 2 급속 열 산화 공정을 실시하므로, 게이트 식각 공정시에 끊어진 Si-댕글링 본드가 Si-H 결합 구조로 되고, 전체적인 공정 시간이 줄어들어 ONO층 및 터널 산화막의 가장자리 부분에서 발생되는 비정상적인 산화가 억제되어 ONO층의 스마일링 현상 및 터널 산화막의 버즈 빅 현상을 방지할 수 있다.
RTO, 스마일링 현상, 버즈 빅 현상, 재-산화, 소오스/드레인 어닐
摘要翻译：闪存器件的制造方法技术领域本发明涉及一种闪存器件的制造方法，更具体地说，

3. 发明公开

KR1020060000792A 플래시 메모리 소자의 제조 방법 无效
公开(公告)号：KR1020060000792A
公开(公告)日：2006-01-06
申请号：KR1020040049760
申请日：2004-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 이병기
IPC分类号： H01L27/115
CPC分类号： H01L27/11543 , H01L21/28273 , H01L27/11539
摘要： 본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하는 플래시 메모리 셀을 형성하고, 터널 산화막의 가장자리에서 산화 작용이 원활하게 진행될 수 있도록 반도체 기판 상에 잔류하는 산화물을 모두 제거한 후 산화 공정으로 터널 산화막의 가장자리에 버즈빅을 형성함으로써, 유전체막의 가장자리에서 버즈 빅이 형성되는 것을 방지하면서 터널 산화막의 가장 자리 부분을 보강하여 소자의 전기적 특성을 향상시킬 수 있다.

터널 산화막, 버즈빅, 산화공정

4. 发明公开

KR1020050109839A 스플리트 게이트형 플래시 메모리 소자 및 그 제조 방법 无效
标题翻译：分离闸门类型的闪存存储器件及其制造方法
公开(公告)号：KR1020050109839A
公开(公告)日：2005-11-22
申请号：KR1020040034868
申请日：2004-05-17
申请人： 삼성전자주식회사
发明人： 권오현
IPC分类号： H01L27/115
CPC分类号： H01L27/11541 , H01L21/28273 , H01L21/823437 , H01L27/11539
摘要： 소거(erase) 특성과 인듀어런스(endurance) 특성을 개선시킬 수 있는 스플리트 게이트형 플래시 메모리 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 스플리트 게이트형 플래시 메모리 소자는 반도체 기판의 상부에 형성되어 있는 게이트 산화막, 게이트 산화막의 상부에 형성되어 있으며 소정의 깊이(D)의 요홈을 구비하는 플로팅 게이트, 요홈 일측의 플로팅 게이트의 상부에 형성되며 하부의 플로팅 게이트 양 상단변이 팁 형상이 되도록하는 제 1 폴리 산화막, 요홈 타측의 플로팅 게이트의 상부에 제 1 폴리 산화막과 소정의 간격(W)을 가지며 이격되어 형성되며 하부의 플로팅 게이트 양 상단변이 팁 형상이 되도록하는 제 2 폴리 산화막, 요홈에 형성되어 있는 팁 산화막, 제 1 폴리 산화막, 팁 산화막 및 제 2 폴리 산화막의 상부에 형성되어 있는 터널 산화막 및 터널 산화막의 상부에 형성되어 있으며, 팁 산화막, 제 2 폴리 산화막 및 제 1 폴리 산화막의 일부를 덮도록 형성 되어 있는 컨트롤 게이트를 포함한다.

5. 发明授权

KR100500448B1 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로 有权
标题翻译：使用选择性一次性间隔物技术制造半导体集成电路的方法和由此制造的半导体集成电路
公开(公告)号：KR100500448B1
公开(公告)日：2005-07-14
申请号：KR1020030007547
申请日：2003-02-06
申请人： 삼성전자주식회사
发明人： 송윤흡 , 이상은
IPC分类号： H01L29/78
CPC分类号： H01L27/115 , H01L21/28273 , H01L21/76224 , H01L27/0207 , H01L27/105 , H01L27/11526 , H01L27/11539 , H01L27/11541
摘要： 선택적 디스포저블 스페이서 기술을 사용하는 반도체 집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로를 제공한다. 이 방법은 반도체기판 상에 복수개의 평행한 게이트 패턴들을 형성하는 것을 구비한다. 상기 게이트 패턴들 사이의 영역들은 제1 폭을 갖는 제1 개구부 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 개구부로 구성된다. 상기 제2 개구부의 측벽 상에 스페이서를 형성함과 동시에 상기 제1 개구부를 채우는 스페이서막 패턴을 형성한다. 상기 스페이서를 선택적으로 제거하여 상기 제1 개구부의 측벽을 노출시킨다. 결과적으로, 상기 반도체 집적회로는 스페이서의 제거에 기인하여 확장된 넓은 개구부와 아울러서 스페이서막 패턴으로 채워진 좁고 깊은 개구부를 구비한다.

6. 发明公开

KR1020050020104A 반도체 장치 및 반도체 장치의 제조 방법 失效
标题翻译：具有分离门和逻辑元件的记忆元件的集成结构的半导体器件及其制造方法
公开(公告)号：KR1020050020104A
公开(公告)日：2005-03-04
申请号：KR1020030057771
申请日：2003-08-21
申请人： 삼성전자주식회사
发明人： 문정호 , 유재민 , 이돈우 , 권철순 , 윤인구 , 이용선 , 박재현
IPC分类号： H01L27/10
CPC分类号： H01L27/11526 , H01L27/105 , H01L27/11539
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to minimize defects due to reduction of a channel length of a word line by controlling the channel length of the word line independent of a thickness of a logic gate electrode. CONSTITUTION: A split gate electrode structure is formed on a memory cell region of a substrate(100) including the memory cell region and a logic region. A silicon oxide layer(132) is formed on the split gate electrode structure and a surface of the substrate(100). A word line(150) is formed on both sides of the split gate electrode structure on which the silicon oxide layer is formed. A bottom side of the word line(150) is projected relatively to the lateral direction in comparison with a top aide of the word line(150). A logic gate pattern is formed on the logic region of the substrate(100). The logic gate pattern has a thickness thinner than a length of a channel of the word line(150).
摘要翻译：目的：提供一种半导体器件及其制造方法，以通过独立于逻辑栅电极的厚度来控制字线的沟道长度来最小化由于字线的沟道长度的减小引起的缺陷。构成：在包括存储单元区域和逻辑区域的衬底（100）的存储单元区域上形成分离栅电极结构。在分割栅电极结构和基板（100）的表面上形成氧化硅层（132）。在形成有氧化硅层的分割栅电极结构的两面上形成字线（150）。与字线（150）的顶侧相比，字线（150）的底侧相对于横向方向投影。在基板（100）的逻辑区域上形成逻辑门图案。逻辑门图案具有比字线（150）的通道的长度更薄的厚度。

7. 发明公开

KR1020000073371A 반도체 메모리 소자 및 그 제조방법 有权
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR1020000073371A
公开(公告)日：2000-12-05
申请号：KR1019990016622
申请日：1999-05-10
申请人： 현대반도체 주식회사
发明人： 이성철 , 이상배 , 유재민
IPC分类号： H01L27/115
CPC分类号： H01L27/11526 , H01L27/105 , H01L27/11539 , Y10S257/903
摘要： PURPOSE: A semiconductor device is provided to simplify a manufacturing process by simultaneously forming sources and drains in a cell array portion and a peripheral circuit portion. CONSTITUTION: A semiconductor device includes memory cells and a peripheral circuit device. The memory cell comprises a tunnel oxidation layer(502), a floating gate electrode(503), an interlayer dielectric(504), a control gate electrode(505), a first relatively high density impurity region(501a), a second high density impurity region(501b), a relatively low density impurity region(501c), and a halo ion injection layer(501d). The tunnel oxidation layer is formed on a semiconductor substrate(500). The floating gate electrode is formed on the tunnel oxidation layer. The inter-layered insulating layer is formed on the floating gate electrode. The control gate electrode is formed on the interlayer dielectric. The first relatively high density impurity region is formed on one side of the substrate of the control gate electrode. The second high density impurity region having the same density as the first high density impurity region is formed in the other side of the substrate of the control gate electrode. The relatively low density impurity region compared with the first and second high density impurity regions is formed between the second high density impurity region and the end of the side of the control gate electrode. The halo ion injection layer is formed near the low density impurity region. The peripheral circuit device comprises a halo ion injection layer and a LDD(Lightly Doped Drain) region.
摘要翻译：目的：提供半导体器件以通过在单元阵列部分和外围电路部分中同时形成源极和漏极来简化制造过程。构成：半导体器件包括存储器单元和外围电路器件。存储单元包括隧道氧化层（502），浮栅电极（503），层间电介质（504），控制栅电极（505），第一相对高密度杂质区（501a），第二高密度杂质区（501b），相对低密度杂质区（501c）和卤素离子注入层（501d）。隧道氧化层形成在半导体衬底（500）上。浮栅电极形成在隧道氧化层上。层间绝缘层形成在浮栅电极上。控制栅电极形成在层间电介质上。第一相对高密度的杂质区形成在控制栅电极的基板的一侧。在控制栅电极的基板的另一侧形成具有与第一高浓度杂质区相同密度的第二高密度杂质区。在第二高浓度杂质区域和控制栅电极的一侧的末端之间形成与第一和第二高密度杂质区域相比较低密度的杂质区域。卤素离子注入层形成在低密度杂质区附近。外围电路器件包括卤素离子注入层和LDD（轻掺杂漏极）区域。

8. 发明授权

KR101881861B1 도전 패턴 구조물 및 이의 형성 방법 有权
公开(公告)号：KR101881861B1
公开(公告)日：2018-07-25
申请号：KR1020110041497
申请日：2011-05-02
申请人： 삼성전자주식회사
发明人： 김회승 , 최길현 , 박지순 , 이종명
IPC分类号： H01L27/115 , H01L21/8247 , H01L21/28
CPC分类号： H01L27/11524 , C25D7/123 , H01L21/2885 , H01L21/76877 , H01L23/528 , H01L27/11536 , H01L27/11539 , H01L27/11541 , H01L2924/0002 , H01L2924/00
摘要： 도전패턴구조물및 이의형성방법에서, 도전패턴구조물은셀 영역및 주변영역으로구분된기판상에제1 층간절연막이구비된다. 제1 층간절연막상에금속배선이구비된다. 금속배선상에셀 영역과주변영역에서금속배선과각각접촉되는제1 금속콘택들및 제2 금속콘택들을갖는제2 층간절연막이구비된다. 제3 층간절연막이구비된후, 셀영역의제3 층간절연막을관통하여제1 금속콘택들일부와접촉되는제1 도전패턴들이구비된다. 주변영역의제3 층간절연막을관통하여제2 금속콘택과접촉되는금속도금을위한전류배출용도전패턴이구비된다. 주변영역에전류배출용도전패턴을형성함으로써, 전체칩들내부로전류가충분히공급되어균일한도금두께를갖는구리배선을형성할수 있다.

9. 发明公开

KR1020140024724A 반도체 소자 및 그 제조방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140024724A
公开(公告)日：2014-03-03
申请号：KR1020120091202
申请日：2012-08-21
申请人： 에스케이하이닉스 주식회사
发明人： 구민규
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11524 , H01L21/02365 , H01L21/28273 , H01L27/11539 , H01L27/1157 , H01L29/788 , H01L29/7881 , H01L21/76897
摘要： The present invention relates to a semiconductor device for cutting down a malfunction rate and a manufacturing method for the same. The semiconductor device according to the present invention comprises a semiconductor substrate having an active zone defined by a first device separation film; a gate insulative film on the semiconductor substrate; a first conductive film on the gate insulative film; a dielectric film on the first conductive film; one or more first contact holes for passing through the first dielectric film; a second conductive film which fills up one or more contact holes and which is formed on the first dielectric film; and one or more first contact plugs which are positioned on the top of the active zone to be connected to the second conductive film and which alternate with one or more first contact holes to be overlapped with the first dielectric film.
摘要翻译：本发明涉及一种用于降低故障率的半导体器件及其制造方法。根据本发明的半导体器件包括具有由第一器件分离膜限定的有源区的半导体衬底; 半导体衬底上的栅极绝缘膜; 栅极绝缘膜上的第一导电膜; 在第一导电膜上的电介质膜; 用于穿过第一介电膜的一个或多个第一接触孔; 填充一个或多个接触孔并形成在第一介电膜上的第二导电膜; 以及一个或多个第一接触插塞，其位于有源区的顶部以连接到第二导电膜，并且与一个或多个第一接触孔交替以与第一电介质膜重叠。

10. 发明授权

KR101349879B1 불휘발성 반도체 기억장치 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：KR101349879B1
公开(公告)日：2014-01-09
申请号：KR1020070031902
申请日：2007-03-30
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 타카노타마에 , 후루노마코토 , 아사미요시노부 , 야마자키순페이
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/792 , G11C16/0416 , G11C16/0433 , G11C16/0483 , H01L21/84 , H01L27/115 , H01L27/11526 , H01L27/11536 , H01L27/11539 , H01L27/12 , H01L29/513
摘要： 기입 특성 및 전하 보유 특성이 우수한 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다. 또한, 기입 전압을 저감할 수 있는 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다. 이 불휘발성 반도체 기억장치는, 서로 떨어져 형성된 한 쌍의 불순물 영역 사이에 형성된 채널 형성 영역을 가지는 반도체층과, 반도체 영역의 상층부이고 채널 형성 영역과 거의 겹치는 위치에 형성된 제1 절연층, 전하 축적층, 제2 절연층, 및 제어 게이트를 포함한다. 전하 축적층은 절연성이고, 전하를 트랩할 수 있는 층으로서 형성된다.
불휘발성 반도체 기억장치, 기입 특성, 전하 보유 특성, 부유 게이트, 제어 게이트
摘要翻译：本发明的目的是提供一种具有优异的写入特性和电荷保持特性的非易失性半导体存储器件。此外，本发明的目的是提供一种可以减小写入电压的非易失性半导体存储器件。非易失性半导体存储器件包括半导体区域，其沟道形成区域形成在彼此分开形成的一对杂质区域之间; 并且在作为半导体区域的顶层部分并且与沟道形成区域大致重叠的位置中形成第一绝缘层，电荷累积层，第二绝缘层和控制栅极。电荷蓄积层是绝缘的，并且形成为能够俘获电荷的层。

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