专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR101755635B1 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101755635B1
公开(公告)日：2017-07-10
申请号：KR1020100100465
申请日：2010-10-14
申请人： 삼성전자주식회사
发明人： 한혁 , 이병규 , 홍진기 , 이창원 , 이응준 , 박제헌 , 이정길
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L29/7827 , H01L27/11582 , H01L29/66666 , H01L29/7926
摘要： 반도체소자및 제조방법이제공된다. 반도체소자의제조방법은서로이격되어적층된절연패턴들을포함하는절연구조체를기판상에형성하되, 서로인접한절연패턴들사이에갭 영역들이정의되는것, 갭영역들을채우고, 절연구조체의측벽을덮는제1 도전막을형성하는것, 및절연구조체의측벽상의제1 도전막을덮는제2 도전막을형성하는것을포함하되, 절연구조체의상부의측벽상의제2 도전막의두께는절연구조체의하부의측벽상의제2 도전막의두께보다크다.
摘要翻译：提供了一种半导体器件和制造方法。一种制造半导体器件以形成绝缘结构，其包括在基板上相互隔开的层叠绝缘图案的方法，所述间隙区域被相邻的绝缘图案doeneungeot之间限定，其填充所述间隙区域中，覆盖所述绝缘结构的侧壁第一导电haneungeot形成膜，并包括在在所述绝缘结构的第二导电膜厚度的第一导电的第二导电层，覆盖膜的分离的结构壁的形成，上侧壁具有在所述绝缘结构，所述侧壁的下部的第二导电大于电影的厚度。

2. 发明授权

KR101690537B1 영상 처리 장치 및 방법과, 이를 이용하는 디스플레이 장치 및 방법 有权
标题翻译：用于处理图像和装置的装置和方法及其使用方法
公开(公告)号：KR101690537B1
公开(公告)日：2016-12-29
申请号：KR1020100069565
申请日：2010-07-19
申请人： 삼성전자주식회사
发明人： 최경오 , 이창원
IPC分类号： H04N13/04 , H04N13/00 , G02B27/22
CPC分类号： H04N13/341 , G02B27/2264 , H04N13/139 , H04N13/398
摘要： 입체영상이좌안및 우안에정확하게인식되도록할 수있는본 발명의일 측면에따른디스플레이장치는영상신호를수신하는영상신호수신부; 상기영상신호의좌안영상신호와, 우안영상신호를교번적으로주사하며, 상기좌안영상신호를주사하는구간및 상기우안영상신호를주사하는구간사이에, 상기좌안영상신호의일부또는상기우안영상신호의일부를주사하기위한스캐닝신호를생성하는영상신호처리부; 및상기스캐닝신호에따라상기영상신호를디스플레이하는영상출력부를포함한다.
摘要翻译：能够通过左眼和右眼准确地识别立体图像的显示装置，显示方法，图像处理装置和图像处理方法。显示装置包括：图像信号接收单元，其接收图像信号; 图像信号处理单元，其交替地生成用于扫描图像信号的左眼图像信号和右眼图像信号的扫描信号，并且用于扫描左眼图像信号的一部分或右眼图像信号的一部分，用于扫描左眼图像信号的部分和用于扫描右眼图像信号的部分; 以及图像输出单元，其根据扫描信号显示图像信号。

3. 发明公开

KR1020150057148A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150057148A
公开(公告)日：2015-05-28
申请号：KR1020130140116
申请日：2013-11-18
申请人： 삼성전자주식회사
发明人： 한혁 , 김유민 , 윤기현 , 이명범 , 이창원 , 하주연
IPC分类号： H01L21/28 , H01L21/8229
CPC分类号： H01L29/4175 , H01L21/76856 , H01L21/76879 , H01L23/5226 , H01L27/11556 , H01L27/11582 , H01L29/66825 , H01L29/66833 , H01L29/7889 , H01L29/7926 , H01L2924/0002 , H01L2924/00
摘要： 본발명의실시예에따른반도체장치는, 도전영역을포함하는기판, 도전영역을노출하는개구부를포함하는절연층, 및개구부내에매립되며, 개구부의내측벽상에배치된제1 영역및 제1 영역의내측에배치된제2 영역을포함하는도전층을포함하고, 제1 및제2 영역의경계에서제1 및제2 영역각각을이루는결정립들이서로접하도록배치된다.
摘要翻译：根据本发明的一个实施例，一种半导体器件包括：包括导电区域的衬底; 包括露出所述导电区域的开口的绝缘层; 以及导电层，其嵌入在所述开口部中，并且具有布置在所述开口的内壁上的第一区域和布置在所述第一区域的内侧的第二区域，其中形成每个第一区域和所述第二区域的晶粒形成在第一和第二区域的边界彼此面对。

4. 发明公开

KR1020120007838A 수직형 비휘발성 메모리 소자 및 그 제조방법 无效
标题翻译：垂直非易失性存储器件及其制造方法
公开(公告)号：KR1020120007838A
公开(公告)日：2012-01-25
申请号：KR1020100068585
申请日：2010-07-15
申请人： 삼성전자주식회사
发明人： 신승목 , 장경태 , 이창원
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/4234 , H01L27/11578 , H01L27/11582 , H01L29/7926 , H01L21/02362 , H01L21/76205 , H01L21/7682
摘要： PURPOSE: A vertical non-volatile memory device and a manufacturing method thereof are provided to increase the degree of integration of an NAND non-volatile memory device by increasing the number of single-crystal semiconductor patterns which are formed within a narrow horizontal area. CONSTITUTION: A semiconductor pattern(112a) of a filler shape is included on a substrate. Transistors of a first to a n layer(N is a natural number more than 2) are laminated on the side of a semiconductor pattern into a multilayer and separated with an air gap. Some of tunnel oxide films are contacted with one side wall of the semiconductor pattern of a filler shape. Charge trapping layers and a blocking dielectric layers are successively included on a surface of the tunnel oxide films. A control gate pattern(130a) is vertically laminated on the surface of a substrate at a regular interval while facing the semiconductor pattern of the filler shape.
摘要翻译：目的：提供垂直非易失性存储器件及其制造方法，以通过增加形成在窄水平区域内的单晶半导体图案的数量来增加NAND非易失性存储器件的集成度。构成：衬底上包含填充物形状的半导体图案（112a）。将第一至第n层（N为大于2的自然数）的晶体管层叠在半导体图案的一侧，形成多层，并与气隙分离。一些隧道氧化物膜与填料形状的半导体图案的一个侧壁接触。在隧道氧化膜的表面上依次包含电荷俘获层和阻挡电介质层。控制栅极图案（130a）以规则的间隔垂直层叠在基板的表面上，同时面向填充物形状的半导体图案。

5. 发明授权

KR100647482B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100647482B1
公开(公告)日：2006-11-23
申请号：KR1020040074074
申请日：2004-09-16
申请人： 삼성전자주식회사
发明人： 윤선필 , 이창원 , 손웅희 , 최길현 , 유종렬 , 임동찬 , 박재화 , 이병학 , 박희숙
IPC分类号： H01L27/115
CPC分类号： H01L27/11526 , H01L21/82345 , H01L27/105 , H01L27/1052 , H01L27/11546
摘要： 플래시 메모리 장치 및 그 제조 방법에 있어, 반도체 기판의 셀 영역 상에는 터널 산화막과 플로팅 게이트 및 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막이 형성되어 있다. 상기 유전막 상에는 p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 포함하는 콘트롤 게이트가 형성되어 있다. 반도체 기판의 주변 회로 영역 상에는 터널 산화막과 플로팅 게이트와 동일한 물질로 이루어지는 폴리 실리콘막 패턴 및 상기 도전막과 동일한 도전막 패턴이 형성되어 있다. 따라서, 불량의 발생없이 충분하게 간략한 공정을 수행하여도 커플링 비가 향상된다.

6. 发明公开

KR1020060026836A 반도체 소자의 게이트 패턴 형성방법 无效
标题翻译：形成半导体器件栅格图案的方法
公开(公告)号：KR1020060026836A
公开(公告)日：2006-03-24
申请号：KR1020040102000
申请日：2004-12-06
申请人： 삼성전자주식회사
发明人： 손웅희 , 이창원 , 윤선필 , 최길현 , 이병학 , 임동찬 , 유종렬 , 박희숙
IPC分类号： H01L21/336
摘要： 반도체 소자의 게이트 패턴 형성방법이 제공된다. 이 방법은 반도체 기판 상에 게이트 절연막을 형성하는 것을 구비한다. 상기 게이트 절연막이 형성된 반도체 기판 상에 금속막 패턴 및 적어도 하나의 폴리실리콘막 패턴을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물을 갖는 결과물에 대한 선택적 산화 공정을 수행하되, 상기 선택적 산화 공정은 수소 및 산소를 포함하는 산화가스 분위기의 챔버 내에서 상기 게이트 구조물을 갖는 결과물을 플라즈마 산화처리하는 것을 포함한다.
버즈빅, 플라즈마, 라디칼, 재산화, 누설전류

7. 发明公开

KR1020060022345A 반도체 장치의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020060022345A
公开(公告)日：2006-03-10
申请号：KR1020040071140
申请日：2004-09-07
申请人： 삼성전자주식회사
发明人： 윤선필 , 최길현 , 이창원 , 이병학 , 박희숙 , 임동찬 , 박재화 , 손웅희 , 유종렬
IPC分类号： H01L21/335 , H01L21/336
CPC分类号： H01L21/28176 , H01L27/115 , H01L27/11521
摘要： 게이트를 포함하는 반도체 장치의 제조 방법에서, 우선 기판 상에 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막 표면에 산화제 확산 방지용 표면 처리 공정을 수행하여 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 폴리실리콘막 패턴 및 텅스텐막 패턴이 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다. 상기 공정에 의하면, 게이트 전극에서 기판으로 누설 전류 발생을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.
摘要翻译：在制造包括栅极的半导体器件的方法中，在衬底上形成初始栅极氧化物膜。在初始栅极氧化物膜的表面上执行用于防止氧化剂扩散的表面处理步骤以形成栅极氧化物膜。由此形成初始栅极结构，其中多晶硅膜图案和钨膜图案堆叠在栅极氧化物膜上。形成在栅氧化膜然后，在通过执行再氧化工艺使多晶硅膜圆的图案的边缘部分中抑制该钨膜的表面氧化，以形成多晶硅膜图案表面和被栅极结构重新氧化膜的。根据上述过程，可以减小从栅电极到衬底的漏电流，并且可以改善半导体器件的特性。

8. 发明公开

KR1020060015231A 게이트 구조물 및 그 제조방법 失效
标题翻译：门结构及其制造方法
公开(公告)号：KR1020060015231A
公开(公告)日：2006-02-16
申请号：KR1020040106432
申请日：2004-12-15
申请人： 삼성전자주식회사
发明人： 이창원 , 윤선필 , 최길현 , 이병학 , 박희숙 , 임동찬 , 유종렬 , 손웅희
IPC分类号： H01L21/336
摘要： 누설 전류가 발생하지 않고, 상대적으로 낮은 저항을 갖는 게이트 구조물 및 이의 제조 방법에 있어서, 상기 게이트 구조물은 고 유전율을 갖는 게이트 절연막이 형성된 반도체 기판 상에 형성되는 폴리실리콘막 패턴과 상기 폴리실리콘막 패턴 상에 형성된 복합 텅스텐막 패턴 및 상기 복합 텅스텐막 패턴의 측면을 둘러싸면서 형성된 제2텅스텐 실리사이드막을 포함하는 구조를 갖는다. 상술한 제2텅스텐 실리사이드막이 형성된 게이트 구조물은 이후 열산화 공정시 그 측면에 패시베이션막이 형성되어 산화체의 침투를 방지한다. 이로 인해 게이트 구조물의 저항의 증가가 방지고, 누설 전류가 발생되지 않는다.

9. 发明授权

KR100502407B1 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법 失效
标题翻译：具有高k电介质和高导电电极的栅极结构及其形成方法
公开(公告)号：KR100502407B1
公开(公告)日：2005-07-19
申请号：KR1020020019674
申请日：2002-04-11
申请人： 삼성전자주식회사
发明人： 김병희 , 최길현 , 최경인 , 이창원
IPC分类号： H01L29/78
CPC分类号： H01L21/28088 , H01L21/28194 , H01L21/823857 , H01L29/4966 , H01L29/517 , H01L29/6656 , H01L29/66583 , H01L29/6659 , H01L29/7833
摘要： 고유전막 및 높은 도전성의 전극을 갖는 게이트 구조체 및 그 형성 방법을 제공한다. 이 게이트 구조체는 반도체기판 상에 차례로 적층된 고유전막, 배리어 금속 패턴 및 게이트 금속 패턴을 포함한다. 이때, 배리어 금속 패턴은 고유전막에 대해 우수한 내반응성을 갖는 탄탈륨 질화막인 것이 바람직하다. 또한, 게이트 금속 패턴은 낮은 비저항을 갖는 물질로서, 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것이 바람직하다. 이 게이트 구조체를 형성하는 방법은 반도체기판 상에 고유전막, 배리어 금속막 및 게이트 금속막을 차례로 형성한 후, 게이트 금속막 및 배리어 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함한다. 배리어 금속막은 탄탈륨 질화막으로 형성하고, 게이트 금속막은 비저항이 낮은 물질로 형성하는 것이 바람직하다.

10. 发明授权

KR100486248B1 실리콘옥사이드층을 포함하는 반도체소자의 제조방법 有权
标题翻译：制造包括氧化硅层的半导体器件的方法
公开(公告)号：KR100486248B1
公开(公告)日：2005-05-03
申请号：KR1020020039834
申请日：2002-07-09
申请人： 삼성전자주식회사
发明人： 구자흠 , 이창원 , 허성준 , 선민철 , 윤선필
IPC分类号： H01L21/336
CPC分类号： H01L27/11521 , H01L21/02164 , H01L21/02211 , H01L21/02271 , H01L21/02362 , H01L21/31612 , H01L27/115
摘要： 반응챔버내에 실리콘 코팅의 발생을 방지하여 파티클의 발생을 억제하고 금속 실리사이드화를 방지하는 동시에 금속층의 산화를 방지할 수 있는 실리콘옥사이드층을 포함한 반도체소자의 제조방법이 개시된다.
그 제조방법은, 반도체기판을 증착공정이 수행될 수 있는 반응챔버내로 로딩하는 단계, 상기 반응챔버내에 저온에서 분해가 가능한 질소 원소를 포함하는 질소 분위기가스를 투입하여 상기 반응챔버내를 질소 분위기로 형성하는 단계 및 상기 반응챔버내에 실리콘 소오스가스 및 산소 소오스가스를 투입하여 상기 반도체기판상에 실리콘옥사이드층을 증착하는 단계를 포함하며, 반도체기판상에는 도전층 패턴 예를 들어, 게이트라인 패턴이 형성되며, 게이트 라인 패턴의 측벽에 실리콘옥사이드층/실리콘나이트라이드층의 이중 스페이서를 형성하는 방법이 개시된다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式