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1. 发明专利

JPS5781723A Pure binary number converting system of binary coded decimal number 失效
标题翻译：二进制码十进制数二进制转换系统
公开(公告)号：JPS5781723A
公开(公告)日：1982-05-21
申请号：JP15843580
申请日：1980-11-11
申请人： Fujitsu Ltd
发明人： SUYAMA KANJI
IPC分类号： H03M7/04 , H03M7/06 , H03M7/12
CPC分类号： H03M7/12
摘要： PURPOSE:To obtain a pure binary number through a simple process, by shifting the binary coded decimal data to the right by a bit to process them for every 4 bits and repeating this process in a frequency equivalent to the number of bits of the data. CONSTITUTION:The number BCDN to be converted having 8 bits is stored in Q rows into a data register, and this stored data is shifted to the right by a bit. Then the shift-out bit of Q rows is turned into the shift-in bit to the P row. The shifted data of Q rows are turned into the blocks with every 4 bits, and 3 is subtracted through check circuits CH0 and CH1 if each block has >=8. While the data are stored as they are into the Q and P row data registers respectively in the case of
摘要翻译：目的：为了通过一个简单的过程获得一个纯二进制数，通过将二进制编码的十进制数字向右移位一位，以便每4位处理它们，并以等于数据位数的频率重复此过程。构成：将要转换为8位的BCDN存储在Q行到数据寄存器中，并将该存储的数据向右移位一点。然后将Q行的移出位转换为P行的移入位。 Q行的移位数据每4位变成块，如果每个块具有> = 8，则通过校验电路CH0和CH1减去3个。在<= 8的情况下，分别将数据存储到Q和P行数据寄存器中。上述处理以与要转换的位数相等的频率进行，即8次。因此，获得转换成P行寄存器的纯二进制数据。

2. 发明专利

JPWO2017056327A1 符号化プログラム、符号化方法、符号化装置、復号化プログラム、復号化方法および復号化装置审中-公开
公开(公告)号：JPWO2017056327A1
公开(公告)日：2018-07-19
申请号：JP2015078120
申请日：2015-10-02
申请人：富士通株式会社
发明人：片岡正弘
IPC分类号： H03M7/02 , H03M7/40
CPC分类号： H03M7/12 , H03M7/40 , H03M7/4037 , H03M7/4068
摘要：符号化・復号化装置(10)の符号化部(40)が有する生成部(42)は、符号化対象の数値を、8進数表現の数値符号に符号化すると共に、符号化対象の数値を8進数表現した際の桁数を示した瞬時符号を付加した符号データを生成する。

3. 发明专利

JPS58178626A Binary code data converter 失效
标题翻译：二进制代码数据转换器
公开(公告)号：JPS58178626A
公开(公告)日：1983-10-19
申请号：JP6214282
申请日：1982-04-12
申请人： Mitsubishi Electric Corp
发明人： IWASAKI TAKUMI , SHIRATANI TAKAHIRO
IPC分类号： H03M7/12
CPC分类号： H03M7/12
摘要： PURPOSE:To convert binary code data whose bit is optionally weighted into BCD code data, by using an operation circuit in stead of an ROM. CONSTITUTION:A binary counter 4a counts up binary code data inputs at reference timing. A conversion rate setting circuit 4e sets up the conversion rate into the BCD code data corresponding to the weighting of the bit of the inputted binary code data. A rate multiplier 4b outputs a pulse having a period obtained by multiplying a reference timing period by several times in accordance with the code data conversion rate. A decimal counter 4b counts up the output of the rate multiplier 4d and enables an optional value to be added and an output register 4c reads out the counted value. A control circuit 4f starts and ends the counting of said counter simultaneously and actuates the rate multipler 4d.
摘要翻译：目的：通过使用操作电路代替ROM，将其可选择的二进制码数据转换为BCD码数据。构成：二进制计数器4a在参考时间对二进制代码数据输入进行计数。转换率设定电路4e将转换率设定为与输入的二进制码数据的位的加权相对应的BCD码数据。速率倍增器4b根据代码数据转换速率输出具有通过将基准定时周期相乘多次而获得的周期的脉冲。十进制计数器4b对速率倍增器4d的输出进行计数，并使能一个可选的值，并输出寄存器4c读出计数值。控制电路4f同时开始和结束所述计数器的计数并致动速率倍增器4d。

4. 发明专利

JP2017538197A 有効度整合审中-公开
公开(公告)号：JP2017538197A
公开(公告)日：2017-12-21
申请号：JP2017522512
申请日：2015-09-22
申请人：エイアールエムリミテッド , エイアールエムリミテッド
发明人：ルッツ、デイヴィッド、レイモンド , バージェス、ニール , ニールハインズ、クリストファー , ニールハインズ、クリストファー
IPC分类号： G06F7/499
CPC分类号： G06F7/483 , G06F5/012 , G06F7/38 , G06F7/48 , G06F7/4991 , G06F7/49915 , G06F7/49921 , G06F7/49942 , G06F7/506 , G06F7/507 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30025 , G06F9/30036 , G06F9/30112 , G06F9/3016 , G06F9/30185 , G06F9/30192 , G06F9/3885 , G06F11/3404 , G06F11/3476 , G06F11/348 , G06F11/3636 , G06F11/3644 , G06F11/3648 , G06F17/16 , G06F2201/865 , G06F2207/483 , H03M7/12 , H03M7/24
摘要：データ処理システムは、整合回路を使用して、プログラム可能な有効度パラメータに従って入力オペランドを整合させて、整合された入力オペランドを形成する。整合された入力オペランドは、整数加算器または整数乗算器などの演算回路に供給され、ここで結果値が形成される。結果値は、結果レジスタなどの出力オペランド記憶素子内に記憶される。プログラム可能な有効度パラメータは、結果値とは独立している。

5. 发明专利

JPS5776920A Conversion method of bcd to binary code 失效
标题翻译： BCD到二进制代码的转换方法
公开(公告)号：JPS5776920A
公开(公告)日：1982-05-14
申请号：JP15290780
申请日：1980-10-30
申请人： Toyoda Gosei Co Ltd
发明人： HAYASHI CHIKAHISA , SUHARA KATSUHIRO
IPC分类号： H03M7/04 , H03M7/12
CPC分类号： H03M7/12
摘要： PURPOSE:To convert BCD into a binary code by using a low cost device, by adding each digit of BCD to added number input and adder input of a plurality of full- adders through combination so that the addition of carry and zero can be minimized. CONSTITUTION:A circuit converting a BCD input 8 of decimal two digits into a binary code output 9, is constituted by using a full-adders 1, 2. In the addition of 10 digits outputs Q3-Q6, since no carry is eliminated by adding binary codes of decimal numbers 80, 40, inputs D1, C1 of BCD are connected to added number inputs A1-A4 of the full-adder 1. In the addition of the binary code of decimal numbers 20, 10, since digits of the outputs Q6, Q5 are zero, adder inputs B4, B3 are grounded and the inputs B1, A1 of BCD are connected respectively to adder number inputs B2, B1. Similarly, added number inputs A4, A1 of the full-adder 2 are grounded and the inputs B1, A1 of BCD are connected to inputs A3, A2. A0-D0 of BCD are connected to adder number inputs B1-B4.
摘要翻译：目的：通过使用低成本设备将BCD转换为二进制码，通过组合将BCD的每个数字加到多个加法器的加数输入和加法器输入，以便最小化进位和零的加法。构成：将十进制二位数的BCD输入8转换为二进制代码输出9的电路由全加器1,2构成。另外，在10位输出Q3-Q6的附加位置，由于不添加任何进位十进制数字80,40的二进制码，BCD的输入D1，C1连接到全加器1的相加号输入A1-A4。在十进制数20,10的二进制码的相加中，由于输出的数字 Q6，Q5为零，加法器输入B4，B3接地，BCD的输入B1，A1分别连接到加法器号输入B2，B1。类似地，全加器2的相加数字输入A4，A1接地，BCD的输入B1，A1连接到输入A3，A2。 BCD的A0-D0连接到加法器数字输入B1-B4。

6. 发明专利

JP2018500635A プログラム可能な有効度データを使用するデータ処理装置および方法审中-公开
公开(公告)号：JP2018500635A
公开(公告)日：2018-01-11
申请号：JP2017522513
申请日：2015-09-18
申请人：エイアールエムリミテッド
发明人：ルッツ、デイヴィッドレイモンド , ハインズ、クリストファーニール , バージェス、ニール
IPC分类号： G06F7/57 , G06F7/485 , G06F7/487 , G06F9/305 , G06F9/38
CPC分类号： G06F7/483 , G06F5/012 , G06F7/38 , G06F7/48 , G06F7/4991 , G06F7/49915 , G06F7/49921 , G06F7/49942 , G06F7/506 , G06F7/507 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30025 , G06F9/30036 , G06F9/30112 , G06F9/3016 , G06F9/30185 , G06F9/30192 , G06F9/3885 , G06F11/3404 , G06F11/3476 , G06F11/348 , G06F11/3636 , G06F11/3644 , G06F11/3648 , G06F17/16 , G06F2201/865 , G06F2207/483 , H03M7/12 , H03M7/24
摘要：装置は、少なくとも1つのオペランドに基づいて結果値を生成するために、1つ以上の演算動作を実行するための処理回路を有し得る。少なくとも1つの演算動作に関して、処理回路は、結果値の目標有効度を示すプログラム可能な有効度データに応答して、その目標有効度を有する結果値を生成する。例えば、これにより、指定された境界外の有効度を有するビット値を処理回路が計算する必要がないように、プログラマが、演算動作の有効度の境界を設定することができるようになり、性能向上が可能となる。

7. 发明专利

JP2015522176A 位置制御符号化装置における位置制御符号化方法审中-公开
标题翻译：在位置控制的编码器位置控制的编码方法
公开(公告)号：JP2015522176A
公开(公告)日：2015-08-03
申请号：JP2015521541
申请日：2013-07-08
申请人：イサンヨンLEE, Sangyong , イサンヨンLEE, Sangyong
发明人：イ・サンヨン
IPC分类号： G01D5/244
CPC分类号： G01D9/02 , G01D5/14 , G01D5/2454 , G01D5/26 , H03M7/12
摘要：本発明は、プログラムが可能な位置制御エンコーダ(encoder)において、従来のロータリーエンコーダにシーケンス制御(Sequential Control)機能が結合された新しい機能のエンコーダに関するものである。即ち、それぞれの位置を表す絶対位置コードである2進数の組み合わせで構成されたアドレスコード(Address Code)を備える回転ディスク、前記2進アドレスコードを検出するための光センサー、前記光センサーの出力信号を増幅するための信号増幅部、及び前記信号増幅部で出力された信号を利用してデジタル信号を出力する制御回路ボードを含む。本発明によれば、ソフトウェア的な分解能の構成で分割角、または位置制御コードの変換が可能であり、従来のロータリーエンコーダにシーケンス制御機能を結合することによって作業効率性を極大化することができるという効果を奏する。
摘要翻译：本发明是在现有的旋转型编码器能够位置控制的编码器（编码器），顺序控制的一个程序（顺序控制）功能涉及编码新的特征被组合。换言之，与其中二元组合配置表示用于检测二进制地址编码，所述光传感器的输出信号的各个位置（地址码），光学传感器的地址码中的绝对位置代码旋转盘用于放大信号的放大器，以及用于通过使用由所述信号放大单元输出的信号输出数字信号的控制电路板。煮沸根据本发明的服务器，软件目标名称解析字段配置去分裂角落，Matawa位置控制代码字段转换蛾可能在那里，传统的现场的旋转编码器相似的序列控制功能WO键古都Niyotte工作效率性WO最大蚊子古都蛾可以有这样的效果。

8. 发明专利

JP3588349B2 How to encode / decode decimal to binary number 有权
公开(公告)号：JP3588349B2
公开(公告)日：2004-11-10
申请号：JP2002017981
申请日：2002-01-28
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人：マイケル・フレデリック・コーリッショー
IPC分类号： G06F5/00 , H03M7/12
CPC分类号： H03M7/12

9. 发明专利

JPS59139443A Code conversion system 失效
标题翻译：代码转换系统
公开(公告)号：JPS59139443A
公开(公告)日：1984-08-10
申请号：JP646083
申请日：1983-01-18
申请人： Fujitsu Ltd
发明人： TAKAHASHI HIDEO
IPC分类号： G06F7/38 , G06F7/493 , H03M7/12
CPC分类号： H03M7/12
摘要： PURPOSE:To perform the code conversion at a high speed, by adding overflowed bits to the second register and storing the result as a binary-coded decimal number in a decimal correcting means. CONSTITUTION:The binary number stored in the first register R1 is shifted left by one digit, and the first bit is stored in a carry bit memory C. Contents of the second register R2 where a binary-coded decimal number is stored are doubled by an arithmetic device AD to add the overflowed carry bit. The result is stored as a binary-coded decimal number in the register R2 by the decimal correcting means, and this operation is repeated by the number of times corresponding to the number of all bits of the register R1. After repeating this operation, a binary-coded decimal number is attained in the register R2.
摘要翻译：目的：为了高速执行代码转换，通过向第二个寄存器添加溢出位，并将结果作为二进制编码的十进制数存储在十进制校正装置中。构成：存储在第一寄存器R1中的二进制数左移一位，第一位存储在进位位存储器C中。存储二进制编码的十进制数的第二寄存器R2的内容被一个运算装置AD添加溢出进位位。结果通过十进制校正装置以二进制编码的十进制数存储在寄存器R2中，并且该操作被重复与寄存器R1的全部位数相对应的次数。重复此操作后，在寄存器R2中获得二进制编码的十进制数。

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