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1. 发明专利

JP6426439B2 再構成可能オペアンプ审中-公开
公开(公告)号：JP6426439B2
公开(公告)日：2018-11-21
申请号：JP2014230391
申请日：2014-11-13
申请人：太陽誘電株式会社
发明人：吉田英明 , 勝満徳 , 小堤博之
IPC分类号： H03G3/10 , H03K19/177 , H03F3/45
CPC分类号： H03F3/45475 , H03F2200/261 , H03F2203/45116 , H03F2203/45118 , H03F2203/45138 , H03F2203/45526 , H03F2203/45528 , H03F2203/45534 , H03F2203/45551 , H03F2203/45616 , H03F2203/45701 , H03F2203/45726

2. 发明专利

JP2018014714A 積分器およびこれを用いたA/D変換器审中-公开
公开(公告)号：JP2018014714A
公开(公告)日：2018-01-25
申请号：JP2017132491
申请日：2017-07-06
申请人：株式会社テックイデア
发明人：松澤昭 , 野原正也
IPC分类号： H03M3/02 , H03H19/00
CPC分类号： H03M3/458 , H03F3/45183 , H03F3/4521 , H03F2203/45174 , H03F2203/45551 , H03M3/32 , H03M3/426 , H03M3/438
摘要：【課題】負帰還技術を用いることなく、クロック周波数を高くしても動作が不安定にならず、動作の周波数依存性が小さい積分器を提供すること。【解決手段】積分器10は、第1の容量C1と、第2の容量C2と、第3の容量C3と、増幅器11と、制御回路12と、を有する。制御回路12は、第1のフェーズでは、第1の容量C1に入力信号が標本化されるとともに、第2の容量C2に残留している電圧が増幅器で利得倍だけ増幅されて第3の容量C3に現れるよう制御し、第2のフェーズでは第1の容量C1、第2の容量C2及び第3の容量C3が並列に接続されることによって発生した電圧を出力とするよう制御し、第1のフェーズと第2のフェーズを繰り返すように制御する。【選択図】図1

3. 发明专利

JP6156752B2 スイッチトキャパシタ回路及びその駆動方法有权
公开(公告)号：JP6156752B2
公开(公告)日：2017-07-05
申请号：JP2014549768
申请日：2013-09-27
申请人：パナソニックIPマネジメント株式会社
发明人：徳永祐介
IPC分类号： H03F3/34 , H03F3/70
CPC分类号： G11C27/026 , H03F3/005 , H03F3/45475 , H03M1/1255 , H03F2203/45514 , H03F2203/45551 , H03F2203/45634 , H03H19/004 , H03M1/00 , H03M1/12 , H03M1/804

4. 发明专利

JP5937229B2 低電力高速デジタル受信器有权
标题翻译：低功耗，高速数字接收机
公开(公告)号：JP5937229B2
公开(公告)日：2016-06-22
申请号：JP2014547170
申请日：2011-12-21
申请人：インテルコーポレイション
发明人：ソーン,ホーンジアーン
IPC分类号： H04L25/02 , H04L25/03
CPC分类号： H03F3/45645 , H03F3/45179 , H04L25/0276 , H04L27/0002 , H04L27/01 , H03F2200/129 , H03F2203/45551 , H03F2203/45588

5. 发明专利

JP2016096407A 再構成可能オペアンプ审中-公开
标题翻译：可重新启动的运算放大器
公开(公告)号：JP2016096407A
公开(公告)日：2016-05-26
申请号：JP2014230391
申请日：2014-11-13
申请人：太陽誘電株式会社
发明人：吉田英明 , 勝満徳 , 小堤博之
IPC分类号： H03G3/10 , H03F3/45
CPC分类号： H03F3/45475 , H03F2200/261 , H03F2203/45116 , H03F2203/45118 , H03F2203/45138 , H03F2203/45526 , H03F2203/45528 , H03F2203/45534 , H03F2203/45551 , H03F2203/45616 , H03F2203/45701 , H03F2203/45726
摘要：【課題】アナログ入出力を要する半導体装置では、FPGAとは別個に、アナログ設計が必要になる。ハードウェア記述言語による設計入力が可能なデジタル回路設計と異なり、アナログ回路設計は、ツールによる設計が困難であり、デジタル回路設計と比して、設計時間が長くなる。そこで、オペアンプの回路構成や特性の変更を再構成可能とする。【解決手段】非反転入力端子が第1信号入力端子に接続され、反転入力端子が第2信号入力端子に接続されるオペアンプと、前記オペアンプの出力端子と、前記反転入力端に負帰還する経路と、複数の論理部と、を備え、前記第1入力端子、前記第2入力端子、及び前記出力端子に、それぞれ前記複数の論理部の何れかが接続する、再構成可能オペアンプ。【選択図】図1
摘要翻译：要解决的问题：对电路配置和运算放大器的特性进行修改可重新配置，因为尽管在需要模拟输入输出的半导体器件中需要与FPGA分开进行模拟设计，但在模拟电路设计中，与数字电路设计不同通过硬件描述语言实现设计输入，工具设计困难，与数字电路设计相比设计时间变长。解决方案：可重构运算放大器包括：运算放大器，其非反相输入端与第一信号输入端子，其反相输入端子与第二信号输入端子连接; 用于对运算放大器和反相输入端的输出端子进行负反馈的路径; 和多个逻辑部分。多个逻辑部分中的任何一个分别与第一输入端子，第二输入端子和输出端子连接。选择的图示：图1

6. 发明专利

JP2013207676A Amplifier circuit, a photoelectric conversion device, and an imaging system 有权
标题翻译：放大器电路，光电转换装置和成像系统
公开(公告)号：JP2013207676A
公开(公告)日：2013-10-07
申请号：JP2012076771
申请日：2012-03-29
申请人： Canon Inc , キヤノン株式会社
发明人： KOBAYASHI HIDEHISA , OGURA MASANORI
IPC分类号： H03F1/32 , H03F3/70 , H04N5/3745
CPC分类号： H03F3/45076 , H03F3/082 , H03F3/45475 , H03F2203/45138 , H03F2203/45514 , H03F2203/45551
摘要： PROBLEM TO BE SOLVED: To solve the problem that there is a possibility of reducing linearity of output due to bias dependence of capacitance of a capacitive element in a conventionally known amplifier circuit.SOLUTION: An amplifier circuit includes: an amplifier; a first capacitive element, one terminal of which is connected to an input terminal of the amplifier; a second capacitive element, one terminal of which is connected to the input terminal of the amplifier and the other terminal of which is connected to an output terminal of the amplifier; and a correction section for correcting a difference of bias dependence of capacitance between the first and second capacitive elements.
摘要翻译：要解决的问题：为了解决在常规已知的放大器电路中存在由于电容元件的电容的偏置依赖性而导致的输出线性的可能性的问题。解决方案：放大器电路包括：放大器; 第一电容元件，其一端连接到放大器的输入端; 第二电容元件，其一端连接到放大器的输入端子，另一端子连接到放大器的输出端子; 以及校正部，用于校正第一和第二电容性元件之间的电容的偏置依赖性的差异。

7. 发明专利

JP2011041172A Electronic volume circuit 审中-公开
标题翻译：电子体积电路
公开(公告)号：JP2011041172A
公开(公告)日：2011-02-24
申请号：JP2009188929
申请日：2009-08-18
申请人： Ricoh Co Ltd , 株式会社リコー
发明人： ADACHI KOICHIRO
IPC分类号： H03F1/34
CPC分类号： H03F3/45475 , H03F3/187 , H03F2200/03 , H03F2200/78 , H03F2203/45512 , H03F2203/45526 , H03F2203/45528 , H03F2203/45534 , H03F2203/45536 , H03F2203/45544 , H03F2203/45551 , H03F2203/45616 , H03G3/001 , H03G5/025
摘要： PROBLEM TO BE SOLVED: To reduce the die sizes of semiconductor chips in an electronic volume circuit.
SOLUTION: A multi-channel mixing and volume adjustment circuit 10 sends an output signal S10 obtained by inverting and adding a signal obtained by multiplying an input signal Si1 by R16/R12 and a signal obtained by multiplying an input signal Si2 by R16/R13 to a volume attenuation circuit 20. The volume attenuation circuit 20 multiplies the output signal S10 by C21/C22 to generate an output signal So.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：减小电子体积电路中的半导体芯片的管芯尺寸。解决方案：多通道混合和音量调节电路10发送通过将输入信号Si1乘以R16 / R12而获得的信号和通过将输入信号Si2乘以R16而获得的信号而获得的输出信号S10 / R13输出到体积衰减电路20.体积衰减电路20将输出信号S10乘以C21 / C22以产生输出信号So。版权所有（C）2011，JPO＆INPIT

8. 发明专利

JP2009118049A Discrete time amplifier circuit and analog-digital converter 审中-公开
标题翻译：离散时间放大器电路和模拟数字转换器
公开(公告)号：JP2009118049A
公开(公告)日：2009-05-28
申请号：JP2007287217
申请日：2007-11-05
申请人： Panasonic Corp , パナソニック株式会社
发明人： AKIZUKI TAIJI , ADACHI HISASHI , MAEDA CHIKO
IPC分类号： H03F3/45 , H03M1/12
CPC分类号： H03F3/45475 , H03F3/45183 , H03F3/45946 , H03F2200/411 , H03F2203/45136 , H03F2203/45166 , H03F2203/45421 , H03F2203/45424 , H03F2203/45512 , H03F2203/45551 , H03F2203/45634 , H03M1/1245
摘要： PROBLEM TO BE SOLVED: To attain simplified circuit and low current consumption in a discrete time amplifier circuit and an AD converter, to improve convergence from a transient response state to a steady state of the amplifier circuit and to reduce noise and distortion owing to variation in output common-mode voltage. SOLUTION: The discrete time amplifier circuit and the AD converter are provided with a switched-capacitor common-mode feedback (CMFB) circuit 2 capable of detecting and feeding back the output common-mode voltage at every sampling in the case that the circuit operates at double sampling timing (the circuit operates by every half period). COPYRIGHT: (C)2009,JPO&INPIT

9. 发明专利

JP2018525922A 相短絡スイッチ审中-公开
公开(公告)号：JP2018525922A
公开(公告)日：2018-09-06
申请号：JP2018506395
申请日：2016-08-12
申请人：シーラスロジックインターナショナルセミコンダクターリミテッド
发明人：ザンバギー, ラミン , ブレナン, アーロン , アレン, ダニエルジェイ. , メランソン, ジョンエル.
IPC分类号： H03M1/10 , H03M3/02 , H03M1/12
CPC分类号： H03M1/14 , G06F17/11 , G11C27/024 , H03F3/005 , H03F3/45475 , H03F3/45959 , H03F2203/45421 , H03F2203/45512 , H03F2203/45544 , H03F2203/45551 , H03M1/124 , H03M1/1295 , H03M3/458 , H03M3/496 , H04R3/00 , H04R19/04 , H04R29/004 , H04R2420/05 , H04R2499/11
摘要：アナログ/デジタルコンバータ(ADC)は、入力をマイクロホンから受信するとき、望ましくない影響を感知および/または補償する能力を含んでもよい。例えば、感知ノードが、差動入力間に提供され、その感知ノードは、2つまたはそれを上回るスイッチによって差動入力から分離されてもよい。感知ノードは、差動入力の平均電圧の測定を可能にしてもよい。平均電圧は、スイッチをアクティブ化し、差動入力に結合されたサンプリングコンデンサをサンプリングすることによって得られてもよい。その平均電圧は、コモンモード(CM)データとして使用されてもよい。コントローラが、差動モード(DM)データとともに、CMデータを受信し、CMおよびDMデータを使用して、マイクロホンインターフェースにおけるDCまたはAC不整合等の望ましくない影響を判定してもよい。

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