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1. 发明专利

JP6337634B2 半導体集積回路装置有权
公开(公告)号：JP6337634B2
公开(公告)日：2018-06-06
申请号：JP2014123865
申请日：2014-06-16
申请人：富士電機株式会社
发明人：山路将晴
IPC分类号： H01L27/088 , H01L21/822 , H01L27/04 , H01L27/06
CPC分类号： H01L27/0921 , H01L21/761 , H01L21/823892

2. 发明专利

JP6195619B2 放射線耐性が向上した集積回路有权
公开(公告)号：JP6195619B2
公开(公告)日：2017-09-13
申请号：JP2015527460
申请日：2013-06-28
申请人：ザイリンクスインコーポレイテッド , XILINX INCORPORATED
发明人：ハート,マイケル・ジェイ , カープ,ジェイムズ
IPC分类号： H01L27/11 , H01L21/8238 , H01L27/092 , H01L27/088 , H01L21/8244
CPC分类号： G11C5/005 , G11C11/4125 , H01L21/823892 , H01L27/0207 , H01L27/0921 , H03K19/00338 , H01L27/1104

3. 发明专利

JP2016531446A エレクトロマイグレーションに対処するためのレイアウト構造有权
标题翻译：布局结构处理电
公开(公告)号：JP2016531446A
公开(公告)日：2016-10-06
申请号：JP2016536438
申请日：2014-08-21
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：ラソウリ、セッド・ハディ , ブルーノッリ、マイケル・ジョセフ , フ−リージュ、クリスティン・サン−アン , マラブライ、ミカエル , ハリシュ、スチェタ・クマー , バラサブラマニアン、プラティバ , メディセッティ、カメシュ , ボムシュテイン、ニコライ , ダッタ、アニメシュ , クウォン、オーサン
IPC分类号： H01L21/8238 , H01L21/3205 , H01L21/768 , H01L21/82 , H01L21/822 , H01L23/522 , H01L27/04 , H01L27/092
CPC分类号： H01L27/0921 , H01L21/823871 , H01L23/4824 , H01L23/522 , H01L27/0207 , H01L27/092 , H01L2924/0002 , H03K17/168 , H03K17/6872 , H01L2924/00
摘要： p型金属酸化物半導体(PMOS)ドレインを各々有する複数のPMOSトランジスタと、n型金属酸化物半導体(NMOS)ドレインを各々有する複数のNMOSトランジスタとを含む相補型金属酸化物半導体(CMOS)デバイスは、PMOSドレインに互いに接続するために、長さ方向で延在する相互接続レベル上の第1の相互接続部を含む。相互接続レベル上の第2の相互接続部は、NMOSドレインと互いに接続するために、長さ方向で延在する。少なくとも1つのさらなる相互接続レベル所の相互接続部のセットは、第1の相互接続部と第2の相互接続部と互いに接続する。相互接続レベル上の第3の相互接続部は、長さ方向と垂直に延在し、第1の相互接続部と第2の相互接続部と互いに接続するために相互接続部のセットからオフセットされる。【選択図】図9A
摘要翻译：多个PMOS晶体管各自具有p型金属氧化物半导体（PMOS）漏极，互补金属氧化物半导体（CMOS）装置，其包括多个NMOS晶体管各自具有n型金属氧化物半导体的（NMOS）漏极中，为了与对方PMOS漏极，包括在长度方向延伸的互连级的第一互连连接。上互连级第二互连，以NMOS漏极彼此连接，在长度方向上延伸。至少一组互连的进一步互连级站互连与所述第一互连和所述第二互连。在第三互连件互连级延伸在垂直于纵向方向，从所述组互连的偏移以与所述第一互连和所述第二互连部分连接在一起这一点。点域9A

4. 发明专利

JPWO2014041921A1 半導体集積回路装置有权
标题翻译：的半导体集成电路器件
公开(公告)号：JPWO2014041921A1
公开(公告)日：2016-08-18
申请号：JP2014535425
申请日：2013-08-02
申请人：富士電機株式会社
发明人：朋弘今井 , 朋弘今井 , 将晴山路 , 将晴山路
IPC分类号： H01L27/08 , H01L21/761 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/092 , H01L29/06
CPC分类号： H01L27/0921 , H01L21/761 , H01L21/823871 , H01L21/823878 , H01L27/092 , H01L27/1207 , H01L29/0649 , H01L29/1083
摘要： p半導体基板(1)上に形成されたn分離領域(2)には、ハイサイド駆動回路を構成するMV−PMOS(20)およびMV−NMOS(30)が形成される。MV−NMOS(30)は、n分離領域(2)内部の中間電位(Vs)のp分離領域(3)に形成される。p半導体基板(1)の表面層の、n分離領域(2)の外側にはnエピタキシャル領域(12)が設けられ、その外側にはグランド電位(GND)のpGND領域(41)が設けられる。ハイサイド駆動回路とpGND領域(41)との間には、p半導体基板(1)とnエピタキシャル領域(12)との間に空洞(11)が設けられ、nエピタキシャル領域(12)を貫通して空洞(11)に達するp拡散領域(13)が設けられる。p分離領域(3)には中間電位(Vs)が印加される。これにより、誤動作や破壊が生じることを回避し、かつチップサイズを縮小することができる。
摘要翻译：在p半导体衬底（1）被形成在（2）中，形成构成高侧驱动电路（20）和MV-NMOS（30）MV-PMOS n个隔离区。形成MV-NMOS（30）在第n隔离区域（2）P隔离区域中的中间电位（VS）（3）内。在半导体基板（1）的对表面层的，n个隔离区的外侧（2）设有N外延区域（12），接地电位（GND）（41）PGND区域设置在其外侧。高侧驱动器电路和PGND区域（41），腔（11）之间在p半导体基板之间设置（1）和n外延区域（12），穿过N外延区域（12） p扩散区域（13）被提供以到达腔（11）TE中。中间电势（Vs）施加到p隔离区（3）。因此，避免了误动作或损坏发生，并且，能够减小芯片尺寸。

5. 发明专利

JP5838172B2 電界効果トランジスタ、それを支持するダイ、及び電界効果トランジスタの製造方法有权
标题翻译：场效应晶体管，用于支撑所述相同的模具，以及制造场效应晶体管的方法
公开(公告)号：JP5838172B2
公开(公告)日：2016-01-06
申请号：JP2012554028
申请日：2011-02-17
申请人：三重富士通セミコンダクター株式会社
发明人：トンプソン,スコットイー , サムマラパリー,ダモダーアール
IPC分类号： H01L29/78 , H01L21/8238 , H01L27/092 , H01L21/8244 , H01L27/11 , H01L27/10 , H01L21/336
CPC分类号： H01L27/0921 , H01L21/0262 , H01L21/26513 , H01L21/823412 , H01L21/823481 , H01L21/823493 , H01L21/823807 , H01L21/823892 , H01L27/11 , H01L27/1104 , H01L29/105 , H01L29/1079 , H01L29/1083 , H01L29/66545 , H01L29/66568 , H01L29/66628 , H01L29/7834 , H01L29/7838 , H01L21/84 , H01L27/0207

6. 发明专利

JPWO2012124677A1 高耐圧集積回路装置有权
公开(公告)号：JPWO2012124677A1
公开(公告)日：2014-07-24
申请号：JP2012532398
申请日：2012-03-13
申请人：富士電機株式会社
发明人：将晴山路 , 将晴山路
IPC分类号： H01L27/092 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/08
CPC分类号： G05F3/02 , H01L21/761 , H01L27/0921 , H01L27/0922
摘要：高耐圧集積回路装置(100)は、p半導体基板(1)の表面層に、ハイサイド浮遊電位領域であるn領域(3)と、高耐圧接合終端領域(93)となるn-領域(4)と、L−VDD電位領域であるn-領域(2)とを備える。ローサイド回路部(91)は、n-領域(2)に配置される。高耐圧接合終端領域(93)に配置されたピックアップ電極(59)下には、オーミック接触するユニバーサルコンタクト領域(58)が配置される。ユニバーサルコンタクト領域(58)は、p半導体基板(1)の表面に沿ってp+領域(56)とn+領域(57)とが交互に接する構成を有する。このようにユニバーサルコンタクト領域(58)を配置することで、負サージ電圧が入力された場合に、ローサイド回路部(91)に流れ込むキャリア量を低減することができる。これにより、ローサイド回路部(91)のロジック部の誤動作やラッチアップによる破壊を防止することができる。

7. 发明专利

JP2014027279A Single-event latch-up prevention technique for semiconductor device 有权
标题翻译：用于半导体器件的单事件闭锁预防技术
公开(公告)号：JP2014027279A
公开(公告)日：2014-02-06
申请号：JP2013155710
申请日：2013-07-26
申请人： Freescale Semiconductor Inc , フリースケールセミコンダクターインコーポレイテッド
发明人： JIANAN YANG , JAMES D BURNETT , GARNI BRAD J , LISTON THOMAS W , HUY VAN PHAM
IPC分类号： H01L21/8238 , G11C11/41 , H01L21/822 , H01L21/8244 , H01L27/04 , H01L27/06 , H01L27/092 , H01L27/10 , H01L27/11
CPC分类号： H01L27/06 , H01L27/0921
摘要： PROBLEM TO BE SOLVED: To provide a technique for addressing single-event latch-up (SEL) in a semiconductor device.SOLUTION: A technique for addressing single-event latch-up (SEL) in a semiconductor device includes determining a location of a parasitic silicon-controlled rectifier (SCR) 600 in an integrated circuit design of the semiconductor device. In this case, the parasitic SCR 600 includes a parasitic pnp bipolar junction transistor (BJT) and a parasitic npn BJT. The technique also includes incorporating a first transistor between a first power-supply node VDD and an emitter of the parasitic pnp BJT in the integrated circuit design. The first transistor 502 includes a first terminal coupled to the first power-supply node VDD, a second terminal coupled to the emitter of the parasitic pnp BJT, and a control terminal. The first transistor 502 is not positioned between a base of the pnp BJT and the first power-supply node VDD. The first transistor 502 limits current conducted by the parasitic pnp bipolar junction transistor following an SEL.
摘要翻译：要解决的问题：提供一种用于寻址半导体器件中的单事件闩锁（SEL）的技术。解决方案：用于在半导体器件中寻址单事件闩锁（SEL）的技术包括确定寄生硅控整流器（SCR）600在半导体器件的集成电路设计中。在这种情况下，寄生SCR 600包括寄生pnp双极结型晶体管（BJT）和寄生npn BJT。该技术还包括在集成电路设计中在第一电源节点VDD和寄生pnp BJT的发射极之间并入第一晶体管。第一晶体管502包括耦合到第一电源节点VDD的第一端子，耦合到寄生pnp BJT的发射极的第二端子和控制端子。第一晶体管502不位于pnp BJT的基极和第一电源节点VDD之间。第一晶体管502限制在SEL之后由寄生pnp双极结型晶体管传导的电流。

8. 发明专利

JP5359614B2 I / O interface circuit, integrated circuit devices and electronic equipment 有权
公开(公告)号：JP5359614B2
公开(公告)日：2013-12-04
申请号：JP2009156539
申请日：2009-07-01
申请人：セイコーエプソン株式会社
发明人：智子原 , 良彦二村
IPC分类号： H03K19/0175 , H01L21/822 , H01L21/8238 , H01L27/04 , H01L27/06 , H01L27/092 , H03K19/003
CPC分类号： H01L27/0629 , H01L27/0251 , H01L27/0921 , H01L27/0928
摘要： An input-output interface circuit of the present invention includes an input-output terminal, an input buffer, a first MOS transistor of a first conductivity type formed in a floating well region, an output buffer for outputting a signal externally through the input-output terminal, an electrostatic protection circuit, and a floating well potential adjusting circuit, wherein the electrostatic protection circuit has a first resistance, and a diode connected between another end of the first resistance and a high level power supply potential, and the floating well potential adjusting circuit has a second resistance having one end connected to the input-output terminal, and a second MOS transistor of the first conductivity type having one end connected to another end of the second resistance, another end connected to the floating well region, and a gate connected to the high level power supply potential.

9. 发明专利

JP2012521646A Structure and method for the latch-up improvement of using the latch-up guard ring of Suruweha vias 有权
公开(公告)号：JP2012521646A
公开(公告)日：2012-09-13
申请号：JP2012501241
申请日：2010-03-15
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人：ボルドマン、スティーブン、ハワード
IPC分类号： H01L27/08 , H01L21/822 , H01L21/8238 , H01L27/04 , H01L27/092
CPC分类号： H01L27/0921
摘要：【課題】ラッチアップを改善するための構造体及び方法を提供する。
【解決手段】ラッチアップを防ぐための方法及び構造体である。この構造体は、ラッチアップ感受性構造体と、寄生キャリアがラッチアップ感受性構造体内に注入されるのを防ぐように、ラッチアップ感受性構造体を境界付けるスルーウェハ・ビア構造体とを含む。
【選択図】図１

10. 发明专利

JP4967478B2 Semiconductor device and a method of manufacturing the same 有权
公开(公告)号：JP4967478B2
公开(公告)日：2012-07-04
申请号：JP2006181946
申请日：2006-06-30
申请人：富士通セミコンダクター株式会社
发明人：徹姉崎 , 潤一有吉 , 泰示江間 , 正義浅野
IPC分类号： H01L27/08 , H01L21/28 , H01L21/336 , H01L21/8238 , H01L21/8247 , H01L27/092 , H01L27/10 , H01L27/115 , H01L29/417 , H01L29/788 , H01L29/792
CPC分类号： H01L21/823892 , H01L27/0921 , H01L27/11803
摘要： A semiconductor device includes: a p-type silicon substrate (20); a shallow n-well (34) formed in the silicon substrate (20); a shallow p-well (30) formed beside the shallow n-well (34) in the silicon substrate (20); and a deep n-well (28) which is formed beside the shallow p-well (30) in the silicon substrate (20), and which is deeper than the shallow p-well (30). In addition, a deep p-well (26), which is deeper than the shallow p-well (30), is formed between the shallow p-well (30) and the deep n-well (28) in the silicon substrate (20).

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