专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2012064271A Multivalued resistance change memory 审中-公开
标题翻译：多变电阻变化记忆
公开(公告)号：JP2012064271A
公开(公告)日：2012-03-29
申请号：JP2010207178
申请日：2010-09-15
申请人： Toshiba Corp , 株式会社東芝
发明人： ICHIHARA REIKA
IPC分类号： G11C13/00 , H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： G11C11/5685 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C13/0097 , G11C2013/0092 , G11C2211/562 , G11C2211/563 , G11C2213/76 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1675
摘要： PROBLEM TO BE SOLVED: To provide a multivalued resistance change memory which has excellent writing controllability and high reliability.SOLUTION: The multivalued resistance change memory includes: a first resistance change film RW1 whose one end is connected to a first node N1 and the other end is connected to a second node N2; a second resistance change film RW2 whose one end is connected to a third node N3 and the other end is connected to the second node N2; a memory cell MC provided with a capacitor CP connected between the first and second nodes N1 and N2; a voltage pulse generating circuit 21 for generating a first voltage pulse passing through a first path A including the first and second resistance change films RW1 and RW2, and a second voltage pulse passing through a second path B including the second resistance change film RW2 and the capacitor CP; and a control circuit 22 for storing multivalued data in the memory cell MC using the first and second voltage pulses when the data is written.
摘要翻译：要解决的问题：提供具有优异的写入可控性和高可靠性的多值电阻变化存储器。多值电阻变化存储器包括：第一电阻变化膜RW1，其一端连接到第一节点N1，另一端连接到第二节点N2; 第二电阻变化膜RW2，其一端连接到第三节点N3，另一端连接到第二节点N2; 设置有连接在第一和第二节点N1和N2之间的电容器CP的存储单元MC; 用于产生通过包括第一和第二电阻变化膜RW1和RW2的第一路径A的第一电压脉冲的电压脉冲发生电路21和通过包括第二电阻变化膜RW2的第二通路B的第二电压脉冲和电容CP; 以及控制电路22，用于在写入数据时使用第一和第二电压脉冲存储存储单元MC中的多值数据。版权所有（C）2012，JPO＆INPIT

2. 发明专利

JP5232013B2 Method and system for error correction in flash memory 有权
公开(公告)号：JP5232013B2
公开(公告)日：2013-07-10
申请号：JP2008551451
申请日：2007-01-19
申请人：マーベルワールドトレードリミテッド
发明人：ラマムーシー、アディチャ , ウー、ジニング , スタルジャ、パンタス
IPC分类号： G11C16/06 , G06F12/16 , G11C16/02 , G11C29/42 , H03M13/35
CPC分类号： G06F11/1068 , G06F11/1072 , G06F11/1666 , G06F2212/403 , G11C7/02 , G11C7/1006 , G11C7/16 , G11C11/56 , G11C11/5621 , G11C16/10 , G11C27/005 , G11C29/00 , G11C2029/0411 , G11C2207/16 , G11C2211/562 , G11C2211/563 , H03M13/1177 , H03M13/1515
摘要： A controller is described for a multi-level, solid state, non-volatile memory array having memory cells. The memory cells are configured to store data using a first number of digital levels. The controller is configured to encode multiple data bits to generate multiple encoded data bits, convert the multiple encoded data bits into multiple data symbols, and send the multiple data symbols for storage in a memory cell of the multi-level, solid state, non-volatile memory array. The controller is further configured to generate an output signal, using a second number of digital levels, based on data associated with the multiple data symbols stored in the memory cell. The second number of digital levels is greater than the first number of digital levels used to store the multiple data symbols in the memory cell. The controller is further configured to output multiple output data symbols based on the output signal.

3. 发明专利

JP2011155071A Semiconductor memory device 审中-公开
标题翻译：半导体存储器件
公开(公告)号：JP2011155071A
公开(公告)日：2011-08-11
申请号：JP2010014559
申请日：2010-01-26
申请人： Toshiba Corp , 株式会社東芝
发明人： MINAMI YOSHIHIRO
IPC分类号： H01L21/8246 , H01L27/105
CPC分类号： H01L21/84 , G11C11/22 , G11C11/223 , G11C11/5657 , G11C2211/562 , G11C2211/5648 , H01L27/10802 , H01L27/1159 , H01L29/6684 , H01L29/78391 , H01L29/7841
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory device capable of increasing a memory capacity with no complex manufacturing process as compared with conventional one. SOLUTION: The semiconductor memory device is equipped with a plurality of memory cells, each including a semiconductor layer, a source layer and drain layer provided in the semiconductor layer, a body region which is provided in the semiconductor layer between the source layer and the drain layer, being in such electrically floating state as accumulates or releases electric charges for storing logical data, a gate insulating film which is provided on the body region and contains a ferroelectric film having polarization characteristic, and a gate electrode provided on the body region through the gate insulating film. Each of the memory cells stores a plurality of logical data according to the value of electric charges accumulated in the body region as well as a polarization state of the ferroelectric film. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种半导体存储器件，其能够与常规的器件相比，无需复杂的制造工艺来增加存储器容量。解决方案：半导体存储器件配备有多个存储单元，每个存储单元包括设置在半导体层中的半导体层，源极层和漏极层，主体区域，设置在源极层之间的半导体层中所述漏极层处于这样的电浮动状态，以蓄积或释放用于存储逻辑数据的电荷;栅极绝缘膜，其设置在所述主体区域上并且包含具有极化特性的铁电体膜;以及栅极，设置在所述主体上区域通过栅极绝缘膜。每个存储单元根据累积在体区中的电荷值以及铁电体膜的极化状态存储多个逻辑数据。版权所有（C）2011，JPO＆INPIT

4. 发明专利

JP2018055736A 半導体記憶装置审中-公开
公开(公告)号：JP2018055736A
公开(公告)日：2018-04-05
申请号：JP2016187472
申请日：2016-09-26
申请人：東芝メモリ株式会社
发明人：皆川絋恵 , 白川政信
IPC分类号： G11C16/06 , G11C16/02
CPC分类号： G11C16/3459 , G11C11/5671 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , G11C2211/562 , G11C2211/5621 , G11C2211/563 , H01L27/11582
摘要：【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1メモリセルと、第2メモリセルと、第1メモリセルに接続された第1ワード線と、第2メモリセルに接続された第2ワード線と、を具備し、第1ワード線に第1プログラム電圧を印加し、第1プログラム電圧の印加の後、第2ワード線に、第1プログラム電圧よりも小さい第2プログラム電圧を印加し、第2プログラム電圧の印加の後、第1ワード線に第1ベリファイ電圧を印加し、第1ベリファイ電圧の印加の後、第2ワード線に、第1ベリファイ電圧よりも小さい第2ベリファイ電圧を印加する。【選択図】図17

5. 发明专利

JP2009524176A Method and system for error correction in flash memory 有权
公开(公告)号：JP2009524176A
公开(公告)日：2009-06-25
申请号：JP2008551451
申请日：2007-01-19
申请人：マーベルワールドトレードリミテッド
发明人：ウー、ジニング , スタルジャ、パンタス , ラマムーシー、アディチャ
IPC分类号： G11C16/06 , G06F12/16
CPC分类号： G06F11/1068 , G06F11/1072 , G06F11/1666 , G06F2212/403 , G11C7/02 , G11C7/1006 , G11C7/16 , G11C11/56 , G11C11/5621 , G11C16/10 , G11C27/005 , G11C29/00 , G11C2029/0411 , G11C2207/16 , G11C2211/562 , G11C2211/563 , H03M13/1177 , H03M13/1515
摘要：【課題】
【解決手段】固体不揮発性メモリユニットを提供する。該メモリユニットは、第１のデジタルレベル数で特徴付けられるデータを格納する多重レベル固体不揮発性メモリアレイを備える。該メモリユニットはさらに、入力と出力を持つアナログ／デジタルコンバータを備える。当該アナログ／デジタルコンバータの入力は、多重レベル固体不揮発性メモリアレイからデータを受け取る。当該アナログ／デジタルコンバータの出力は、第１のデジタルレベル数よりも多い第２のデジタルレベル数で特徴付けられるデジタル信号を出力する。
【選択図】図３Ａ

6. 发明专利

JP5753956B2 並行検知および差分検知による多自由層MTJおよび多端子読取り回路有权
标题翻译：多自由层MTJ和多终端读取电路由并联检测和差分检测
公开(公告)号：JP5753956B2
公开(公告)日：2015-07-22
申请号：JP2014555870
申请日：2013-02-07
申请人：クアルコム,インコーポレイテッド
发明人：シア・リ , ウェンチン・ウー , ジュン・ピル・キム , シャオチュン・ジュウ , スン・エイチ・カン , ラグー・サガル・マダラ , ケンドリック・エイチ・ユエン
IPC分类号： G11C11/15
CPC分类号： G11C11/16 , G11C11/15 , G11C11/161 , G11C11/1659 , G11C11/1673 , G11C11/5607 , H01L27/222 , H01L27/228 , H01L43/08 , G11C2211/5615 , G11C2211/562 , G11C2211/5633

7. 发明专利

JP2015513166A 並行検知および差分検知による多自由層ＭＴＪおよび多端子読取り回路有权
标题翻译：多自由层MTJ和多终端读取电路由并联检测和差分检测
公开(公告)号：JP2015513166A
公开(公告)日：2015-04-30
申请号：JP2014555870
申请日：2013-02-07
申请人：クアルコム,インコーポレイテッド
发明人：シア・リ , ウェンチン・ウー , ジュン・ピル・キム , シャオチュン・ジュウ , スン・エイチ・カン , ラグー・サガル・マダラ , ケンドリック・エイチ・ユエン
IPC分类号： G11C11/15 , H01L21/8246 , H01L27/105 , H01L29/82 , H01L43/08
CPC分类号： G11C11/16 , G11C11/15 , G11C11/161 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/5607 , G11C2211/5615 , G11C2211/562 , G11C2211/5633 , H01L27/222 , H01L27/228 , H01L43/08
摘要：多自由層磁気トンネル接合(MTJ)セルは、下部電極層、下部電極層上の反強磁性層、反強磁性層上の固定磁化層、および固定磁化層上の障壁層を含む。第1の自由磁化層は障壁層の第1の領域上にあり、キャッピング層は第1の自由磁化層上にある。第2の自由磁化層は、第1の領域から横方向に転置された障壁層の第2の領域上にあり、キャッピング層は第2の自由磁化層上にある。任意選択で、電流スイッチは、第1の自由磁化層を含む読取り電流経路を確立し、同時に第2の自由磁化層を含む読取り電流経路を確立しない。任意選択で、電流スイッチは、第1の自由磁化層および第2の自由磁化層を含む読取り電流経路を確立する。
摘要翻译：多自由层的磁性隧道结（MTJ）单元包括下电极层，所述下部电极层上的反铁磁性层，反铁磁性层上的磁化固定层，所述固定磁化层上的阻挡层。第一自由磁性层是在阻挡层的第一区域中，覆盖层是在所述第一自由磁性层。第二自由磁性层，位于从所述横向换位阻挡层中的第一区域的第二区域中，所述覆盖层是在第二自由磁性层上。可选地，该电流开关建立读取电流通路包括第一自由磁性层，它不建立读取电流通路包括同时第二自由磁性层。可选地，该电流开关建立读取电流通路包括第一自由磁性层与所述第二自由磁性层。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式