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1. 发明专利

JP2018134809A 半導体基板、液体吐出ヘッド及び記録装置审中-公开
公开(公告)号：JP2018134809A
公开(公告)日：2018-08-30
申请号：JP2017031356
申请日：2017-02-22
申请人：キヤノン株式会社
发明人：根岸俊雄 , 谷口卓 , 藤井一成
IPC分类号： B41J2/14
CPC分类号： B41J2/04541 , B41J2/04523 , B41J2/0455 , B41J2/0458 , B41J2/14072 , B41J2/17546 , B41J2202/13 , G11C17/14 , H01L27/11206
摘要：【課題】半導体基板のサイズの増大を抑えつつ、効率良く多数のメモリ素子を半導体基板に搭載する。【解決手段】半導体基板は、信号供給回路と、記録素子用の第1の論理回路列及びメモリ素子用の第2の論理回路列と、を共通に接続するための共通配線と、を有する。また、第1の論理回路列及び第2の論理回路列は共通配線の延在する方向に沿って延在し、共通配線は第1の論理回路列と前記第2の論理回路列との間に配されている。【選択図】図4

2. 发明专利

JP5605978B2 Laminated memory 有权
公开(公告)号：JP5605978B2
公开(公告)日：2014-10-15
申请号：JP2008045316
申请日：2008-02-26
申请人：ピーエスフォールクスコエスエイアールエルPS4 Luxco S.a.r.l.
发明人：佳世子柴田
IPC分类号： H01L25/065 , H01L21/8242 , H01L21/8244 , H01L25/07 , H01L25/18 , H01L27/10 , H01L27/105 , H01L27/108 , H01L27/11
CPC分类号： G11C17/14 , G11C5/02 , G11C29/006 , G11C29/028 , G11C29/80 , H01L2224/16

3. 发明专利

JP2013501383A Design and layout scheme adapted to the printing for the printed electronics 审中-公开
标题翻译：空值
公开(公告)号：JP2013501383A
公开(公告)日：2013-01-10
申请号：JP2012523958
申请日：2010-08-05
申请人：コヴィオインコーポレイテッド
发明人：ワン、ジガン , サブラマニアン、ヴィヴェック , クレヴェランド、リー
IPC分类号： H05K3/00 , H05K1/02 , H05K3/46
CPC分类号： H05K3/0085 , G11C14/0054 , G11C17/14 , G11C17/18 , H01L23/5328 , H01L51/0022 , H01L2924/0002 , H01L2924/09701 , H05K1/0296 , H05K1/16 , H05K3/125 , H05K2201/09245 , Y10T29/49155 , H01L2924/00
摘要：本発明の実施形態は、電子インクの印刷に適した回路レイアウト、電子インクの印刷に及び従来の全面堆積及びフォトリソグラフィの組み合わせによって形成されるプリント回路、及び、電子インクを印刷適応形状を有する構造に印刷することによって回路を形成する方法に関する。レイアウトは、（１）プリント適応形状、及び、（２）レイアウトにおけるその他の特徴の方向と直交する方向又は平行な方向を有する特徴を含む。
【選択図】図２
摘要翻译：本发明的实施例涉及与打印电子墨水，通过印刷电子墨水或印刷和常规覆盖层沉积和光刻的组合形成的印刷电路的电路布局，以及通过将电子墨水印刷到具有印刷的结构上形成电路的方法兼容的形状。布局包括具有（i）打印兼容形状和（ii）与布局中的每个其他特征的取向正交或平行的取向的特征。

4. 发明专利

JP2012160538A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2012160538A
公开(公告)日：2012-08-23
申请号：JP2011018385
申请日：2011-01-31
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： NAKAZAWA SHIGEYUKI
IPC分类号： H01L21/82 , H01L21/822 , H01L27/04
CPC分类号： H01L22/20 , G11C5/147 , G11C17/14 , G11C17/18 , H01L22/14 , H01L23/5258 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To shorten the trimming time to adjust circuit characteristics.SOLUTION: A semiconductor device comprises a ladder fuse LFA whose break points are arranged along a coordinate Y1 and a ladder fuse LFB whose break points are arranged along a coordinate Y2. When compensation data to adjust circuit characteristics fall within a first range, a trimming operation is performed to both the ladder fuses LFA and LFB. When the compensation data to adjust the circuit characteristics fall within a second range, the trimming operation is performed to the ladder fuse LFB without performance of the trimming operation to the ladder fuse LFA. For this reason, when the compensation data fall within the second range, there is no need for laser irradiation to the ladder fuse LFA. Therefore, for example, the assignment of the adjustment range required for a mass production step to the ladder fuse LFB enables the completion of the trimming by one scan.
摘要翻译：要解决的问题：缩短调整时间以调整电路特性。解决方案：半导体器件包括梯形保险丝LFA，其断点沿着坐标Y1布置，梯形保险丝LFB的断点沿着坐标Y2排列。当调整电路特性的补偿数据落在第一范围内时，对梯形保险丝LFA和LFB进行修整操作。当调整电路特性的补偿数据落在第二范围内时，对梯形保险丝LFB进行修整操作，而不对梯形保险丝LFA进行修整操作。因此，当补偿数据落入第二范围内时，不需要对梯形保险丝LFA进行激光照射。因此，例如，将批量生产步骤所需的调整范围分配给梯形熔丝LFB能够通过一次扫描来完成修整。版权所有（C）2012，JPO＆INPIT

6. 发明专利

JP4791924B2 Semiconductor memory device 有权
公开(公告)号：JP4791924B2
公开(公告)日：2011-10-12
申请号：JP2006256684
申请日：2006-09-22
申请人：株式会社東芝
发明人：和重神田
IPC分类号： G11C5/00 , G06F12/06 , G11C8/00 , G11C16/02 , G11C16/06 , H01L21/8247 , H01L27/10 , H01L27/115
CPC分类号： G11C17/14 , G11C5/02 , H01L23/49575 , H01L2224/48091 , H01L2224/4826 , H01L2225/0651 , H01L2225/06513 , H01L2225/06541 , H01L2924/13091 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
摘要： This semiconductor memory device has plural semiconductor chips inputting control signals from commonly-connected I/O pads and control pads. The semiconductor chip comprises a self-address storing unit storing a self-chip address showing its own address, a judgment unit comparing the self-chip address with a selected address provided from outside via the I/O pads to judge a match thereof, and a control signal setting unit setting the control signal valid or invalid according to the judgment of the match.

7. 发明专利

JP4727785B2 Word line defect detection method of the semiconductor memory device and semiconductor memory device 有权
公开(公告)号：JP4727785B2
公开(公告)日：2011-07-20
申请号：JP2000017092
申请日：2000-01-26
申请人：富士通セミコンダクター株式会社
发明人：好治加藤 , 悟川本 , 元紀水谷 , 真二永井
IPC分类号： G01R31/26 , G11C29/06 , G01R31/28 , G11C11/401 , G11C29/02 , G11C29/04 , G11C29/50
CPC分类号： G11C29/025 , G11C17/14 , G11C29/02 , G11C29/50 , G11C2029/0403

8. 发明专利

JP4480320B2 Semiconductor device 有权
公开(公告)号：JP4480320B2
公开(公告)日：2010-06-16
申请号：JP2002147008
申请日：2002-05-22
申请人：富士通マイクロエレクトロニクス株式会社
发明人：康彦牧
IPC分类号： H01L21/82 , G11C17/14 , G11C29/00 , H01L27/10
CPC分类号： G11C29/812 , G11C17/14 , G11C17/143 , G11C29/848

9. 发明专利

JP2009206218A Laminated memory and fuse chip 有权
标题翻译：层压记忆和保险丝芯片
公开(公告)号：JP2009206218A
公开(公告)日：2009-09-10
申请号：JP2008045316
申请日：2008-02-26
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： SHIBATA KAYOKO
IPC分类号： H01L25/065 , H01L21/8242 , H01L21/8244 , H01L25/07 , H01L25/18 , H01L27/10 , H01L27/105 , H01L27/108 , H01L27/11
CPC分类号： G11C17/14 , G11C5/02 , G11C29/006 , G11C29/028 , G11C29/80 , H01L2224/16
摘要： PROBLEM TO BE SOLVED: To provide a laminated memory capable of avoiding an increase of a chip size by laminating private fuse chips and memory core chips to carry out an interconnection with small number of bonding signals between the chips.
SOLUTION: The laminated memory is provided with a configuration by laminating: memory core chips MC provided with memory cell arrays 20 including backup memory cells for replacing failure memory cells; and fuse chips HC provided with a fuse part capable of establishing an electric cutting state corresponding to a replacement to the backup memory cells and a relief control circuit controlling a relief performance of the failure memory cells based on state information of this fuse part. Such a constituted lamination memory can reduce a size by making a loading of a fuse element and the relief control circuit on the memory core chips MC unnecessary and can reduce the number of the bonding signals between the chips between the memory core chips MC and the fuse chips HC.
COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种层叠存储器，其能够通过层叠专用熔丝芯片和存储芯片芯片来避免芯片尺寸的增加，以在芯片之间执行少量的接合信号的互连。解决方案：层叠存储器通过层叠提供配置：存储芯芯MC，其设置有存储单元阵列20，存储单元阵列20包括用于替换故障存储单元的备用存储单元; 以及具有能够建立与备用存储单元的替换相对应的电切割状态的保险丝部的熔丝芯片HC以及基于该熔丝部的状态信息来控制故障存储单元的卸载性能的溢流控制电路。这种构成的层压记忆体可以通过使保险丝元件和释放控制电路加载到存储器芯片MC上而不必要地减少尺寸，并且可以减少存储芯片芯片MC和保险丝之间的芯片之间的接合信号的数量芯片HC。版权所有（C）2009，JPO＆INPIT

10. 发明专利

JP2009094483A Cross point memory array 审中-公开
标题翻译：交叉点记忆阵列
公开(公告)号：JP2009094483A
公开(公告)日：2009-04-30
申请号：JP2008220184
申请日：2008-08-28
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： LEE CHANG-BUM , PARK YOUNG-SOO , LEE MYOUNG-JAE , GENRIKH STEFANOVICH , KIM KI-HWAN
IPC分类号： H01L27/10
CPC分类号： G11C13/0007 , G11C17/14 , G11C17/165 , G11C2213/32 , G11C2213/56 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2481 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/146
摘要： PROBLEM TO BE SOLVED: To provide a cross point resistive memory array. SOLUTION: The cross point memory array includes: a plurality of first electrode lines arranged parallel to each other; a plurality of second electrode lines crossing the first electrode lines and arranged parallel to each other; and a first memory resistor formed at intersections between the first electrode lines and the second electrode lines. At least one of the first electrode lines and the second electrode lines have a multi-layer structure having a first conductive layer and a second conductive layer including a noble metal. COPYRIGHT: (C)2009,JPO&INPIT

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