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1. 发明专利

JP2014194795A Methods and apparatus of stacking drams 有权
标题翻译：堆叠工艺的方法与装置
公开(公告)号：JP2014194795A
公开(公告)日：2014-10-09
申请号：JP2014096048
申请日：2014-05-07
申请人： Metallum Inc , メタラムインコーポレイテッド
发明人： RAJAN SURESH , MICHAEL SMITH , DAVID WANG
IPC分类号： G06F12/16
CPC分类号： G11C7/00 , G11C5/02 , G11C7/10 , G11C11/4093 , G11C29/812
摘要： PROBLEM TO BE SOLVED: To provide methods and apparatus of implementing error correction across data from all memory stacks on a DIMM, and optionally, across multiple DIMMs.SOLUTION: Large capacity memory systems are constructed using stacked memory integrated circuits or chips. In addition, p DRAM integrated circuits store data as a working memory, and q DRAM integrated circuits store parity information for the data stored in the p DRAM integrated circuits and have memory RAID capability.
摘要翻译：要解决的问题：提供在DIMM上的所有存储堆栈以及可选地跨多个DIMM的数据上实施纠错的方法和装置。解决方案：使用堆叠式存储器集成电路或芯片构建大容量存储器系统。此外，p DRAM集成电路将数据存储为工作存储器，并且q DRAM集成电路存储用于存储在p DRAM集成电路中的数据的奇偶校验信息，并具有存储器RAID能力。

2. 发明专利

JP2007250125A Fuse latch circuit and semiconductor device 审中-公开
标题翻译：保险丝锁存电路和半导体器件
公开(公告)号：JP2007250125A
公开(公告)日：2007-09-27
申请号：JP2006074961
申请日：2006-03-17
申请人： Toshiba Corp , 株式会社東芝
发明人： SUGISAWA YOSHINORI
IPC分类号： G11C29/04 , H01L21/82 , H01L21/8242 , H01L27/108
CPC分类号： G11C7/1006 , G11C7/1051 , G11C29/812 , G11C2207/107
摘要： PROBLEM TO BE SOLVED: To provide a fuse latch circuit capable of improving a throughput and yield in a fuse element cutting process by reducing the number of cuttings of real fuse elements, and to provide a semiconductor device including this circuit. SOLUTION: A fuse element section 21 for storing data includes a plurality of fuse elements 21a, and the data are stored in a bit unit in respective fuse elements according to presence/absence of the cutting of fuse element, and these stored data are latched in a bit unit by a latch circuit section 22. In a fuse element section 23 for storing logical information, the logical information about whether the output logic of the data stored in the fuse elements 21a is to be inverted or not, is stored. By a data selecting section 25, any one out of the data latched to the latch circuit section 22 and data obtained by inverting the output logic of the data latched to the latch circuit section 22 by a logic inversion section 24, is selected and output in accordance with the logical information of the fuse element section 23 for storing the logical information. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：解决的问题：提供一种能够通过减少实际熔丝元件的切割次数来提高熔丝元件切割工艺中的生产量和产量的熔丝闩锁电路，并提供包括该电路的半导体器件。解决方案：用于存储数据的熔丝元件部分21包括多个熔丝元件21a，并且根据存在/不存在熔丝元件的切割，将数据以位单元存储在相应的熔丝元件中，并且这些存储的数据通过锁存电路部分22以比特单位锁存。在用于存储逻辑信息的熔丝元件部分23中，存储关于存储在熔丝元件21a中的数据的输出逻辑是否被反转的逻辑信息被存储。通过数据选择部分25，锁存到锁存电路部分22的数据中的任何一个和由逻辑反相部分24锁存到锁存电路部分22的数据的输出逻辑反转获得的数据被选择并输出根据用于存储逻辑信息的熔丝元件部23的逻辑信息。版权所有（C）2007，JPO＆INPIT

3. 发明专利

JP5671665B2 ＤＲＡＭをスタックする方法及び装置有权
标题翻译：一种用于堆叠DRAM的方法和设备
公开(公告)号：JP5671665B2
公开(公告)日：2015-02-18
申请号：JP2012132119
申请日：2012-06-11
申请人：グーグルインコーポレイテッド , グーグルインコーポレイテッド
发明人：スレシュラジャン， , スレシュラジャン， , マイケルスミス， , マイケルスミス， , デイヴィッドワン， , デイヴィッドワン，
IPC分类号： G11C5/00 , G06F3/06 , G06F12/16 , G11C11/401
CPC分类号： G11C7/00 , G11C5/02 , G11C7/10 , G11C11/4093 , G11C29/812

4. 发明专利

JP2012505491A Re-mapping and repair of stacked device 有权
公开(公告)号：JP2012505491A
公开(公告)日：2012-03-01
申请号：JP2011530299
申请日：2009-10-06
申请人：マイクロンテクノロジー, インク.
发明人：キース，ブレント , ビー．コールズ，ティモシー , エム．ジェデロー，ジョセフ , ジー．マーティン，クリス , エイ．マニング，トロイ , エイ．ラバージ，ポール , レーマイヤー，ジム
IPC分类号： G11C29/04 , G11C11/413
CPC分类号： G06F12/08 , G06F12/10 , G11C5/025 , G11C29/04 , G11C29/18 , G11C29/76 , G11C29/78 , G11C29/808 , G11C29/812 , G11C29/883 , H01L2224/05573 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/17181 , H01L2924/00014 , H01L2924/15311 , H01L2224/05599
摘要：多様な実施形態は、欠陥セルが同じダイまたは異なるダイ上の予備セルによって置換されてもよい、スタック内に配列される複数のダイを有する装置、システム、および方法を含む。

5. 发明专利

JP4311917B2 Semiconductor device 有权
公开(公告)号：JP4311917B2
公开(公告)日：2009-08-12
申请号：JP2002190800
申请日：2002-06-28
申请人：富士通マイクロエレクトロニクス株式会社
发明人：亘横関 , 宏清水
IPC分类号： G11C11/413 , H01L21/822 , G11C29/00 , G11C29/04 , H01L21/82 , H01L27/04
CPC分类号： G11C29/812 , G11C29/848

6. 发明专利

JP3844917B2 Semiconductor memory device 有权
公开(公告)号：JP3844917B2
公开(公告)日：2006-11-15
申请号：JP21029599
申请日：1999-07-26
申请人：株式会社東芝
发明人：毅彦原
IPC分类号： G06F12/16 , G11C29/04 , G11C7/00 , G11C11/401 , G11C29/00
CPC分类号： G11C29/808 , G11C29/812

7. 发明专利

JP3708714B2 Redundancy fuse box and semiconductor device 失效
公开(公告)号：JP3708714B2
公开(公告)日：2005-10-19
申请号：JP19760398
申请日：1998-07-13
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：朴潤植 , 金奎泓
IPC分类号： H01L27/10 , G06F11/00 , G11C11/34 , G11C11/401 , G11C29/00 , G11C29/04
CPC分类号： G11C29/812 , G06F11/00 , G11C29/781

8. 发明专利

JP2005174386A Semiconductor integrated circuit device 审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：JP2005174386A
公开(公告)日：2005-06-30
申请号：JP2003408863
申请日：2003-12-08
申请人： Elpida Memory Inc , Hitachi Ltd , Hitachi Ulsi Systems Co Ltd , エルピーダメモリ株式会社 , 株式会社日立製作所 , 株式会社日立超エル・エス・アイ・システムズ
发明人： MORINO MAKOTO , NAKAMURA MASAYUKI
IPC分类号： G11C29/04 , G06F11/10 , G11C7/00 , G11C11/401 , G11C29/00 , G11C29/42
CPC分类号： G06F11/1008 , G11C29/789 , G11C29/802 , G11C29/812
摘要： PROBLEM TO BE SOLVED: To make it possible to perform a correction operation by an ECC circuit without restricting memory access from the outside and also to reduce the number of ECC circuits.
SOLUTION: In the semiconductor integrated circuit device having a memory array having first to Nth (N is the integer of ≥2) banks, the memory array has also first to Nth column system relieving circuit blocks 11c, first to Nth row system relieving circuit blocks 11R, first to Nth ECC phase blocks, first to Nth ECC circuits as redundant blocks for first to N th banks, and error correction is performed respectively for column system relieving phase data of first to Nth column system relieving circuit blocks 11 and for row system relieving phase data of first to Nth row system relieving circuit blocks 11 in first to Nth ECC circuits using first ti Nth ECC phase blocks of ECC phase data during an initial cycle.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：使得可以通过ECC电路执行校正操作而不限制来自外部的存储器访问以及减少ECC电路的数量。解决方案：在具有第一至第N（N为≥2的整数）存储器阵列的半导体集成电路器件中，存储器阵列还具有第一至第N列系统缓解电路块11c，第一至第N行系统解除电路块11R，第一至第N ECC相位块，第一至第N ECC块电路作为第一至第N组的冗余块，并分别执行第一至第N系列缓冲电路块11和用于在初始周期期间使用第一到第N个ECC电路的第一到第N个ECC系统缓冲电路块11的行系统缓和相位数据，使用第一第N个ECC相位数据的第N个ECC相位块。版权所有（C）2005，JPO＆NCIPI

9. 发明专利

JPH11273394A Reliable semiconductor integrated circuit memory by selective assignment of redundant element group to domain 有权
标题翻译：通过选择性分配冗余元素组到可靠的半导体集成电路存储器
公开(公告)号：JPH11273394A
公开(公告)日：1999-10-08
申请号：JP2334499
申请日：1999-02-01
申请人： Internatl Business Mach Corp , Siemens Ag , インターナショナル・ビジネス・マシーンズ・コーポレイション , シーメンス・アクチエンゲゼルシャフト
发明人： KIRIHATA TOSHIAKI , PFEFFERL KARL-PETER
IPC分类号： G11C29/04 , G11C29/00
CPC分类号： G11C29/808 , G11C29/812
摘要： PROBLEM TO BE SOLVED: To obtain a method and a device for repairing a memory element by a selective domain redundancy substitution(SDRR) configuration after manufacturing and testing the memory element. SOLUTION: A memory array has a plurality of domains (210-0-210-15). A redundant array includes four redundant unit groups (220-0-220-3) (group A), 16 redundant unit groups (222-0-222-15) (group B) including each two redundant units, and 16 redundant unit groups (224-0-224-15) (group C) including each redundant unit. According to the trouble of each domain, the redundant unit group is selected, and a defective element is substituted for the redundant unit of the selected redundant unit group.
摘要翻译：要解决的问题：在制造和测试存储元件之后，获得通过选择性域冗余替换（SDRR）配置来修复存储元件的方法和装置。解决方案：存储器阵列具有多个域（210-0-210-15）。冗余阵列包括四个冗余单元组（220-0-220-3）（组A），16个冗余单元组（222-0-222-15）（组B），包括每两个冗余单元，以及16个冗余单元组（224-0-224-15）（C组），包括每个冗余单元。根据每个域的故障，选择冗余单元组，并且将缺陷元件替换为所选冗余单元组的冗余单元。

10. 发明专利

JP5242397B2 A method and apparatus for stacking the Dram 有权
公开(公告)号：JP5242397B2
公开(公告)日：2013-07-24
申请号：JP2008529353
申请日：2006-09-01
申请人：メタラムインコーポレイテッド
发明人：スレシュラジャン， , マイケルスミス， , デイヴィッドワン，
IPC分类号： G11C11/401 , G06F12/00 , G06F12/16 , G06F13/16
CPC分类号： G11C7/00 , G11C5/02 , G11C7/10 , G11C11/4093 , G11C29/812

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