专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP4177131B2 Logical operation circuit, an arithmetic logic unit and logical operation method 有权
公开(公告)号：JP4177131B2
公开(公告)日：2008-11-05
申请号：JP2003029165
申请日：2003-02-06
申请人：ローム株式会社
发明人：孝中村 , 充隆亀山 , 啓明木村 , 貴弘羽生 , 敬和藤森 , 秀視高須
IPC分类号： G06G7/12 , G06F7/48 , G06F7/52 , G06F7/533 , G11C11/22 , G11C15/04
CPC分类号： G11C15/046 , G06F7/4824 , G06F7/5332 , G06F2207/3884

2. 发明专利

JP5225115B2 Naf conversion device 有权
公开(公告)号：JP5225115B2
公开(公告)日：2013-07-03
申请号：JP2009006797
申请日：2009-01-15
申请人：株式会社東芝
发明人：秀夫清水
IPC分类号： G06F7/49 , G06F7/533
CPC分类号： H03M7/04 , G06F7/5332

3. 发明专利

JP2006511833A Apparatus and method for calculating a multiplication with a shift of the multiplicand 有权
公开(公告)号：JP2006511833A
公开(公告)日：2006-04-06
申请号：JP2004562658
申请日：2003-11-28
申请人：インフィネオンテクノロジーズアクチエンゲゼルシャフト
发明人：ピエールザイフェルト，ジャン , ゼドラック，ホルガー , フィッシャー，ヴィーランド
IPC分类号： G09C1/00 , G06F7/52 , G06F7/533 , G06F7/60 , G06F7/72
CPC分类号： G06F7/722 , G06F7/5332
摘要：剰余乗算を計算するための装置には、ルックアヘッドアルゴリズムを用いて乗算シフト値（ｓ
m ）を得るために乗数のけたを調べるための手段（１００）を含む。さらに、正の中間結果シフト値を決定する手段（１０４）を含む。さらに、中間結果シフト値（ｓ
z ）と乗算シフト値（ｓ
m ）との差である被乗数シフト値（ｓ
c ）を計算する手段（１０６）を含む。前の反復工程と被乗数とから得られた中間結果を、適切なシフト量（ｓ
c およびｓ
z ）だけシフトする（１０８）。これにより、シフトされた値との３オペランド加算（１１２）を、場合によってはルックアヘッドパラメータ（ｖ
n およびｖ
c ）を用いて実行する。大きい場合の多い乗数シフト値（ｓ
m ）によってシフタの大きさが決まらないとき、固定化されたモジューロに基づく中間結果と被乗数とがシフトすることは、効率的なシフタの使用をもたらす。

5. 发明专利

JP2008535077A Multiplier of signed numbers in the canonical format 有权
公开(公告)号：JP2008535077A
公开(公告)日：2008-08-28
申请号：JP2008503648
申请日：2006-03-23
申请人：エヌエックスピービーヴィ
发明人：プーティアンヤン , ビレイ
IPC分类号： G06F7/523
CPC分类号： G06F7/5332
摘要：乗算器は、ＣＳＤ形式の選択された定数を入力データ値に乗算することができる。選択された定数は、複数のビット対を具え、乗算器は、選択された定数のビット対の各々によって制御されるマルチプレクサを有する。マルチプレクサの各々は、複数の入力部を有し、入力データ値、入力データ値の逆及び全て零を入力部で受信するように接続され、選択された定数のビット対の各々の値に応じて、入力データ値、入力データ値の逆及び全て零を出力するように制御される。可変シフトブロックは、各々がマルチプレクサの各々からの入力を受信するように接続され、選択された定数のビット対の各々に応じて、受信した入力を第１のビットシフト値又は第２のビットシフト値だけシフトするように適合され、第１のビットシフト値と前記第２のビットシフト値が１だけ異なる。乗算器は、複数の可変シフトブロックからの出力を受信し、複数の可変シフトブロックからの出力を結合し、他のビットシフトを発生して、選択された定数を入力データ値に乗算した結果に等しい出力値を形成する結合回路を更に具える。

6. 发明专利

JP2004280103A Apparatus and method for performing montgomery type modular multiplication 有权
标题翻译：用于执行蒙特卡洛模式多路复用的装置和方法
公开(公告)号：JP2004280103A
公开(公告)日：2004-10-07
申请号：JP2004069540
申请日：2004-03-11
申请人： Samsung Electronics Co Ltd , 三星電子株式会社
发明人： LEE KYUNG HEE , IM BUM-JIN , HUH MI-SUK
IPC分类号： G09C1/00 , G06F7/52 , G06F7/533 , G06F7/72
CPC分类号： G06F7/728 , G06F7/5332
摘要： PROBLEM TO BE SOLVED: To provide a modular multiplication apparatus for high-speed encryption/decryption and electronic signature in a mobile communication environment including smart cards and mobile terminals. SOLUTION: The present invention provides an apparatus for performing Montgomery type modular multiplication for calculating A×B×R -1 modN (where R=4 m+2 ) in m+2 (where m=n/2) clocks with the multiplier A and the multiplicand B, each having n bits as its inputs, wherein bits of the multiplier are sequentially shifted to generate a shifted bit string and the two least significant bits of the generated bit string are Booth-recorded. The present invention provides a high-speed modular multiplication apparatus with fewer gates and reduced power consumption. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种用于在包括智能卡和移动终端的移动通信环境中的高速加密/解密和电子签名的模块化乘法装置。解决方案：本发明提供一种用于执行蒙哥马利类型模乘的装置，用于计算A×B×R -1 modN（其中R = 4 m + 2 ）在m + 2（其中m = n / 2）时钟与乘法器A和被乘数B的每个具有n位作为其输入，其中乘法器的位被顺序地移位以产生移位的位串，并且两个最低有效位的生成的位串被显示记录。本发明提供一种具有较少闸门和降低的功耗的高速乘法装置。版权所有（C）2005，JPO＆NCIPI

7. 发明专利

JP2004264896A Arithmetic logic circuit, arithmetic logic unit, and method for logical operation 有权
公开(公告)号：JP2004264896A
公开(公告)日：2004-09-24
申请号：JP2003029165
申请日：2003-02-06
申请人： Rohm Co Ltd , ローム株式会社
发明人： KAMEYAMA MITSUTAKA , HANIYU TAKAHIRO , KIMURA KEIMEI , FUJIMORI TAKAKAZU , NAKAMURA TAKASHI , TAKASU HIDESHI
IPC分类号： G06G7/12 , G06F7/48 , G06F7/52 , G06F7/533 , G11C11/22 , G11C15/04
CPC分类号： G11C15/046 , G06F7/4824 , G06F7/5332 , G06F2207/3884
摘要： PROBLEM TO BE SOLVED: To provide an arithmetic logic circuit or the like which stores data using a nonvolatile storage element and performs logical operations on data with high reliability and high speed. SOLUTION: The residual polarized state s' of a ferroelectric capacitor Cs' for load is positively varied so that the residual polarized state s' of the ferroelectric capacitor Cs' for load is opposite to the residual polarized state s of a ferroelectric capacitor Cs for storage. When reference potential c is assumed to be zero during computing action, the ferroelectric capacitor Cs will not undergo polarization inversion even if second computed data x=1 are imparted to the ferroelectric capacitor Cs in the residual polarized state s (first computed data) =0. Even with combinations other than s=0 and x=1, the ferroelectric capacitor Cs will not undergo polarization inversion. There is a great difference between potential VA=VA(0) which a combined node shows when x=1 is imparted to the ferroelectric capacitor Cs at s=0 and potential VA=VA(1) which the combined node shows when x=1 is imparted to the ferroelectric capacitor Cs at s=1. COPYRIGHT: (C)2004,JPO&NCIPI

8. 发明专利

JP4923039B2 Multiplier of signed numbers in the canonical format 有权
公开(公告)号：JP4923039B2
公开(公告)日：2012-04-25
申请号：JP2008503648
申请日：2006-03-23
申请人：エヌエックスピービーヴィNxp B.V.
发明人：プーティアンヤン , ビレイ
IPC分类号： G06F7/523
CPC分类号： G06F7/5332

9. 发明专利

JP2010165173A Naf conversion device 有权
标题翻译： NAF转换器件
公开(公告)号：JP2010165173A
公开(公告)日：2010-07-29
申请号：JP2009006797
申请日：2009-01-15
申请人： Toshiba Corp , 株式会社東芝
发明人： SHIMIZU HIDEO
IPC分类号： G06F7/49 , G06F7/533
CPC分类号： H03M7/04 , G06F7/5332
摘要： PROBLEM TO BE SOLVED: To provide a scalable w-NAF conversion device with a small circuit size.
SOLUTION: This NAF conversion device converts the binary expression of an integer into a redundant binary express expressed as a w-NAF. The device is equipped with an acceptance means which accepts the binary expression of the integer one bit at a time starting with the least significant bit thereof; a memory means which stores a state value expressed with one bit; a shift register which stores a state value expressed with w-1 bits; and an updating means which references the one-bit value accepted by the acceptance means, the state value in the memory means, and the state value in the w-1-bit shift register, determines the state of the memory means and the state of the w-1-bit shift register at the following time, and determines the w-bit parallel output at the present time.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供具有小电路尺寸的可扩展的w-NAF转换装置。解决方案：该NAF转换装置将整数的二进制表达式转换为表示为w-NAF的冗余二进制表达式。该装置配备有接收装置，其接收从其最低有效位开始的整数1比特的二进制表达式; 存储器，其存储用一位表示的状态值; 移位寄存器，其存储以w-1位表示的状态值; 以及更新装置，其参考由接受装置接受的一位值，存储装置中的状态值和w-1位移位寄存器中的状态值，确定存储装置的状态和 w-1位移位寄存器，并确定当前的w位并行输出。版权所有（C）2010，JPO＆INPIT

10. 发明专利

JP2007234004A Device and method for booth multiplication 有权
标题翻译：用于启动多路复用的设备和方法
公开(公告)号：JP2007234004A
公开(公告)日：2007-09-13
申请号：JP2007028768
申请日：2007-02-08
申请人： Sony Computer Entertainment Inc , 株式会社ソニー・コンピュータエンタテインメント
发明人： HIRAIRI KOUJI
IPC分类号： G06F7/533
CPC分类号： G06F7/5332 , G06F7/5338
摘要： PROBLEM TO BE SOLVED: To provide a device for Booth multiplication capable of shortening delay time. SOLUTION: This multiplication method/multiplication device converts a multiplier of 2 of cardinals into a set of coded bits having 4 of cardinals. The set of coded bits expresses any of -2, -1, -0, 1, 2, the first bit is brought into a true value (i.e. 1) when an expressed numeric is 2, the second bit is brought into the true value when the expressed numeric is -2, the third bit is brought into the true value when the expressed numeric is 0, and the fourth bit is brought into the true value when an absolute value of the expressed numeric is 1. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种能够缩短延迟时间的用于展位乘法的装置。解决方案：该乘法/乘法装置将2个红雀的乘法器转换成具有4个红衣主教的编码比特组。编码位集合表示-2，-1，-0,1,2中的任何一个，当表示的数字为2时，第一位被置为真值（即1），第二位被置为真值当表示的数字为-2时，当表示的数字为0时，第三位被置为真值，当表达的数字的绝对值为1时，第四位被置为真值。版权所有：（C）2007，JPO＆INPIT

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式