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1. 发明专利

KR20210029832A KR20210029832A - Forward caching application programming interface system and method 审中-公开
公开(公告)号：KR20210029832A
公开(公告)日：2021-03-16
申请号：KR1020217006505A
申请日：2019-07-31
申请人： 마이크론 테크놀로지, 인크.
发明人： 해롤드 로버트 조지 트라우트
IPC分类号： G06F13/16 , G06F1/3234 , G06F12/02 , G06F12/10
CPC分类号： G06F13/1657 , G06F3/0659 , G06F13/1668 , G06F1/3275 , G06F11/10 , G06F12/0292 , G06F12/0646 , G06F12/10 , G06F13/16 , G06F3/06 , G06F3/0604 , G06F3/0631 , G06F3/0673 , G06F7/08 , G06F2212/1016 , G06F2212/1044 , G06F2212/7201
摘要： 메모리 시스템 및 작동과 관련된 시스템, 장치 및 방법이 설명된다. 메모리 시스템(14)은 데이터 버스(20)를 통해 프로세서(12)에 통신 가능하게 연결될 수도 있다. 메모리 시스템(14)은 제1 데이터를 제1 저장 위치에 그리고 제2 데이터를 제2 저장 위치에 저장하는 메모리 어레이(66)를 포함할 수도 있다. 메모리는 제1 데이터 및 제2 데이터의 반환을 요청하는 메모리 액세스 요청을 수신하고, 메모리 액세스 요청으로부터 발생된 데이터 액세스 패턴을 결정하고, 제1 데이터의 제1 저장 위치 및 제2 데이터의 제2 저장 위치를 식별하는 액세스 포인터를 결정하고, 액세스 포인터를 사용하여 데이터 버스(20)를 통해 제1 데이터 및 제2 데이터를 식별하고 출력해서 프로세서(12)가 제1 데이터 및 제2 데이터에 적어도 부분적으로 기초하여 작동을 수행하게 하도록 메모리 시스템에 명령하는 메모리 제어기(26)를 포함할 수도 있다.

2. 发明专利

JP2018142238A メモリシステムおよび制御方法审中-公开
公开(公告)号：JP2018142238A
公开(公告)日：2018-09-13
申请号：JP2017036932
申请日：2017-02-28
申请人：東芝メモリ株式会社
发明人：菅野伸一
IPC分类号： G06F12/00 , G11C5/04 , G06F12/06
CPC分类号： G06F13/1668 , G06F12/0246 , G06F2212/7201 , G06F2212/7202 , G06F2212/7207 , G11C5/025 , G11C16/0483 , G11C16/08
摘要：【課題】ダイコンテンション無しで不揮発性メモリをアクセスすることができるメモリシステムを実現する。【解決手段】メモリシステムにおいては、積層された複数の不揮発性メモリダイが複数の垂直ビアによって相互接続されたメモリパッケージが用いられ、これらダイは、第1のチャンネルにそれぞれ接続された複数のダイを含む第1のダイグループと、第2のチャンネルにそれぞれ接続された複数のダイを含む第2のダイグループとに分類される。第1のダイグループに対応する第1領域を指定するI/Oコマンドに応じて、第1のチャンネルを介して第1のダイグループに対するデータ書き込み/読み出し動作が実行され、第2のダイグループに対応する第2領域を指定するI/Oコマンドに応じて、第2のチャンネルを介して第2のダイグループに対するデータ書き込み/読み出し動作が実行される。【選択図】図7

3. 发明专利

JP6386460B2 デュアルモードピン配列を有するフラッシュメモリコントローラ审中-公开
公开(公告)号：JP6386460B2
公开(公告)日：2018-09-05
申请号：JP2015531407
申请日：2013-09-18
申请人：ノヴァチップスカナダインコーポレイテッド
发明人：ハクジュン・オ , ジン−キ・キム , ヒュン−ウォン・イ , ユンガン・キム
IPC分类号： G06F13/16
CPC分类号： G06F12/0246 , G06F13/1668 , G06F13/1694 , G06F13/385

4. 发明专利

JP2018505489A システムオンチップにおける動的メモリ利用审中-公开
公开(公告)号：JP2018505489A
公开(公告)日：2018-02-22
申请号：JP2017541787
申请日：2016-02-05
申请人：クアルコム,インコーポレイテッド
发明人：スティーヴン・ダーチュン・チェン , ヴィナイ・ミッター
IPC分类号： G06F12/04
CPC分类号： G06F3/0608 , G06F3/064 , G06F3/0661 , G06F3/0679 , G06F12/1009 , G06F13/1668
摘要：システムオンチップ(「SoC」)内のメモリ構成要素の容量利用を動的に管理するための方法およびシステムの種々の実施形態が開示される。特定の実施形態において、メモリサブシステム内の動的な圧縮および解凍を通して、メモリ利用が最適化される。サービス品質(「QoS」)レベルを示すSoCのパラメータに基づいて、メモリコントローラが、書込み要求内のデータの形式が変換され、再リンクされたメモリアドレスに記憶されるべきであると決定することができる。その後、データに関連付けられる一次メモリアドレスを、異なるデータを記憶するために解放することができる。同様に、実施形態が、書込み要求において要求されたデータを、要求された形式とは異なる形式でリターンすることができる。

6. 发明专利

JP2017097907A 集積回路装置およびシステム有权
公开(公告)号：JP2017097907A
公开(公告)日：2017-06-01
申请号：JP2017011264
申请日：2017-01-25
申请人：インテル・コーポレーション
发明人：モーリス、トニアジー. , ジャスパー、ジョナサンシー. , フォレスティア、アーナウドジェイ.
IPC分类号： G06F12/00
CPC分类号： G06F3/061 , G06F13/1668 , G06F13/1689 , G06F13/4068 , G06F13/4234 , G06F3/0632 , G06F3/0673 , G11C11/4093 , G11C11/4096
摘要：【課題】リードするためにどこでリードデータをサンプリングすべきかを決定するメモリコントローラを提供する。【解決手段】メモリコントローラ104は、メモリモジュール200がバスインターフェース108の側波帯レーン300上で連続する複数のビットパターンを送信するトレーニングモードを開始するようメモリモジュールにプログラムし、バスインターフェースを介して当該複数のビットパターンを受信し、受信された複数のビットパターンからビットパターンにおける複数の値の遷移を決定して、決定された複数の値の複数の遷移の間でデータアイを決定し、決定されたデータアイ内でデータをサンプリングするために使用される複数の補間信号を生成する位相補間器を制御するための設定を決定する。【選択図】図3

7. 发明专利

JP2017091543A マルチプロセッサによって共有されるメモリを含むマルチプロセッサシステム、及び該システムの動作方法审中-公开
公开(公告)号：JP2017091543A
公开(公告)日：2017-05-25
申请号：JP2016219683
申请日：2016-11-10
申请人：三星電子株式会社Samsung Electronics Co.,Ltd. , Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： YOON JI YONG
IPC分类号： G06F15/167 , G06F9/38 , G06F12/08 , G06F13/36 , G09C1/00
CPC分类号： G06F13/1668 , G06F12/0813 , G06F13/24 , G06F13/28 , G06F13/4068 , G06F2212/154 , G06F2212/60 , G06F2212/62 , H04W4/003 , Y02D10/14 , Y02D10/151
摘要：【課題】マルチプロセッサによって共有されるメモリを含むマルチプロセッサシステム、及び該システムの動作方法を提供する。【解決手段】本発明のマルチプロセッサシステムは、第1プロセッサと、第2プロセッサと、第1及び第2プロセッサによって共用される共有メモリと、共有メモリと第1及び第2プロセッサとの間のインターフェースを行うメモリインターフェース回路と、を含む。第1プロセッサは、無線通信で受信された信号を復調し、デコーディングして、該デコーディングされたデータを、メモリインターフェース回路を通じて共有メモリに保存し、メモリインターフェース回路は、共有メモリに保存されたデコーディングされたデータを読み出し、解読して、該解読されたデータを共有メモリに保存する。【選択図】図1

8. 发明专利

JP2017054454A 半導体装置および中継基板审中-公开
公开(公告)号：JP2017054454A
公开(公告)日：2017-03-16
申请号：JP2015180085
申请日：2015-09-11
申请人：株式会社東芝
发明人：木村直樹
IPC分类号： G06F3/06 , G06F3/00
CPC分类号： G06F13/4068 , G06F1/26 , G06F13/1668 , G06F13/4282
摘要：【課題】設計コストや部品コスト等の増加を抑制する半導体装置及び中継基板を提供する。【解決手段】半導体装置100は、NANDメモリと、NANDメモリに対するホストからのアクセスを制御するドライブ制御回路4と、複数の電源端子を含むDCインプット端子群101と複数のデータ入出力用端子を含むSATAインタフェース端子群102とを備えた標準のSATAコネクタ9と、ドライブ制御回路4における端子とSATAインタフェース端子群102におけるデータ入出力用の端子とを接続する配線を含む配線基板と、を備える。ドライブ制御回路4は、SATAコネクタ9に接続された外部装置200へデータ入出力用の端子を介してシリアル信号を送信する。【選択図】図4

9. 发明专利

JP2017045452A トランザクション基盤メモリシステム及びメモリモジュール並びにマスターコントローラ及びスレーブコントローラの動作方法审中-公开
标题翻译：基于事务存储器系统和所述主控制器和从属控制器的操作的存储器模块和方法
公开(公告)号：JP2017045452A
公开(公告)日：2017-03-02
申请号：JP2016157289
申请日：2016-08-10
申请人：三星電子株式会社 , Samsung Electronics Co.,Ltd.
发明人：張牧天 , チョン宏忠 , 尹亮
IPC分类号： G06F12/02 , G06F12/00
CPC分类号： G06F13/1668 , G06F13/4068
摘要：【課題】高性能なトランザクション基盤メモリシステム及びその動作方法を提供する。【解決手段】本発明のメモリシステムは、アドレスマッピングデコーダ、トランザクションキュー、及びスケジューラを含むマスターコントローラと、ホストコンピュータに対するインターフェイスと、スレーブコントローラに連結されたリンクバスと、を備え、アドレスマッピングデコーダは、スレーブコントローラに連結されたメモリ装置のアドレスマッピング情報をデコーディングし、マスターコントローラのスケジューラは、メモリ装置のアドレスマッピング情報を利用してトランザクションキュー内のホストコンピュータから受信されたメモリトランザクション要請を再整理する。メモリシステムは、マスターコントローラのトランザクションキュー内のペンディングメモリトランザクション要請に基づいて拡張オープンページポリシーを用いる。【選択図】図4
摘要翻译：以提供高性能的事务平台存储器系统及其操作方法。本发明中，地址映射解码器，该主控制器包括事务队列和调度器的存储器系统，包括到主机计算机的接口，和耦合到从属控制器，所述地址映射解码器的链接总线连接存储装置的地址映射信息进行解码，以从控制器中，调度器的主控制器，重新组织使用在存储装置的地址映射信息在事务队列从主计算机接收到的存储器事务请求。存储器系统中，使用在事务队列的主控制器的未决存储器事务请求的基础上扩展开页策略。点域4

10. 发明专利

JP2017041181A ストレージシステム、ストレージ制御装置、及びストレージ制御方法审中-公开
标题翻译：存储系统中，存储控制装置，以及存储控制方法
公开(公告)号：JP2017041181A
公开(公告)日：2017-02-23
申请号：JP2015163781
申请日：2015-08-21
申请人：富士通株式会社
发明人：河村正人 , 河野秀和
IPC分类号： G06F3/06
CPC分类号： G06F3/065 , G06F12/1009 , G06F13/1668 , G06F3/061 , G06F3/0635 , G06F3/0683 , G06F2212/1032
摘要：【課題】ペアストレージを有効利用してリード性能を高めること。【解決手段】パス7aで上位装置1に接続されたストレージ制御装置2と、パス7bで上位装置1に、パス7cでストレージ制御装置2に接続されたストレージ制御装置3と、管理装置4とを含むストレージシステム8が提供される。管理装置4は、記憶領域5aと、記憶領域5aのデータがコピーされる記憶領域6aに共通の共通領域情報A0、ストレージ制御装置2、3に共通の共通装置情報D0を設定する。ストレージ制御装置2は、共通領域情報A0と記憶領域5aの領域情報A1を、共通装置情報D0と自身の装置情報D1を対応させる。ストレージ制御装置3は、共通領域情報A0と記憶領域6aの領域情報A2を、共通装置情報D0と自身の装置情報D2を対応させる。ストレージ制御装置2、3は、共通装置情報D0及び共通領域情報A0を上位装置1に通知する。【選択図】図1
摘要翻译：本发明的目的是通过有效地利用一对存储增加导致性能。并连接到一个通路7a，在路径7b中的主机装置1中，在路径7C连接到存储控制装置2存储控制单元3所述的主机装置的存储控制装置2，和一个管理装置4 设置在存储系统8，其包括。管理装置4包括一存储区域5a中，公共区域信息A0常见于其中的数据存储区域5a被复制的存储区域6a中，设置一个共同的共享设备信息D0到存储控制装置2。存储控制装置2中，区域信息A1和共同区域信息A0存储区域5a中，以对应于所述公共单元信息D0和它自己的设备的信息D1。存储控制装置3中，区域信息A2和公共区域信息A0存储区域6a，以对应于所述公共单元信息D0和它自己的设备的信息D2。存储控制装置2通知给公共单元信息D0和公共区域信息A0到主机装置1。点域1

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