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    • 6. 发明专利
    • 半導体装置、及びその製造方法
    • 半导体器件及其制造方法
    • JP2015144248A
    • 2015-08-06
    • JP2014245236
    • 2014-12-03
    • キヤノン株式会社
    • 関口 亮太尾内 敏彦
    • H01L21/329H01L29/47H01L29/872H01L21/8234H01L27/06H01L21/822H01L27/04H01L27/146
    • H01L31/1123G01J1/44H01L27/0629H01L27/1463H01L27/14649H01L27/14689H01L29/66143H01L29/872H01L31/1085H01L31/1804G01J2001/4446G01N21/3581Y02E10/547Y02P70/521
    • 【課題】 CMOS−コンパチブルで、且つ、ショットキー障壁の特性を設計可能な半導体装置を提供する。 【解決手段】 半導体装置は、シリコン基板111と、シリコン基板上に配置されている検出素子101、p型MOSトランジスタ102及びn型MOSトランジスタ103と、を有し、検出素子は、半導体層112と電極113、114とを有し、半導体層と電極との間にショットキー障壁が形成されており、半導体層は、(i)p型MOSトランジスタの不純物拡散層と組成及び高さが等しい層の直上、又は、(ii)n型MOSトランジスタの不純物拡散層と組成及び高さが等しい層の直上、又は、(iii)p型MOSトランジスタ又はn型MOSトランジスタのゲート酸化膜の直下のチャネル領域と組成及び高さが等しい領域の直上、又は、(iv)フィールド酸化膜の直下のシリコン基板中の領域と組成及び高さが等しい領域の直上に配置されている。 【選択図】 図5
    • 要解决的问题:提供CMOS兼容的半导体器件,并且能够设计肖特基势垒的特性。解决方案:一种半导体器件包括:硅衬底111; 设置在硅基板上的检测元件101; p型MOS晶体管102; 和n型MOS晶体管103.检测元件具有半导体层112和一对电极113和114; 在半导体层和每个电极之间形成肖特基势垒。 半导体层设置在(i)与组成和高度的p型MOS晶体管的杂质扩散层相同的层的正上方,(ii)与组成中的n型MOS晶体管的杂质扩散层相同的层 和高度,(iii)与p型或n型MOS晶体管的栅极氧化膜正下方的沟道区域的组成和高度相同的区域,或(iv)与硅衬底右侧的区域相同的区域 低于组成和高度的场氧化膜。